第3章存储器层次结构-1

计算机组成原理

——存储器层次结构(1)2016-3-18几个基本概念1、存储器：计算机系统中的记忆设备，用来存放程序和数据。2、存储元：存储器的最小组成单位，用以存储1位二进制代码。3、存储单元：CPU访问存储器的基本单位，由若干个具有相同操作属性的存储元组成。4、单元地址：存储器中标识存储单元的唯一编号，CPU通过该编号访问相应的存储单元。5、字存储单元：存放一个字的存储单元，相应的单元地址叫字地址。6、字节存储单元：存放一个字节的存储单元，相应的单元地址叫字节地址7、按字寻址计算机：可编址的最小单位是字存储单元的计算机。8、按字节寻址计算机：可编址的最小单位是字节的计算机。9、存储体：存储单元的集合，是存放二进制信息的地方计算机组成原理4第3章存储器层次结构3.1存储器概述3.1.1存储器的分类3.1.2存储器的分级3.1.3主存储器的技术指标3.2SRAM存储器3.2.1基本的静态存储元阵列3.2.2基本的SRAM逻辑结构3.2.3读/写周期波形图3.3DRAM存储器3.3.1DRAM存储位元的记忆原理3.3.2DRAM芯片的逻辑结构3.3.3读/写周期、刷新周期3.3.4存储器容量的扩充3.3.5高级的DRAM结构3.3.6DRAM主存读/写的正确性校3.4只读存储器和闪速存储器3.4.1只读存储器ROM3.4.2FLASH存储器3.5并行存储器3.5.1双端口存储器3.5.2多模块交叉存储器3.6cache存储器3.6.1cache基本原理3.6.2主存与cache的地址映射3.6.3替换策略3.6.4cache的写操作策略3.6.5Pentium4的cache组织3.7虚拟存储器3.8奔腾系列的虚存组织计算机组成原理53.1存储器概述3.1.1存储器的分类（将第3章存储器层次结构-2）3.1.2存储器的层次结构（将第3章存储器层次结构-2）3.1.3主存储器的技术指标计算机组成原理63.1.3主存储器的技术指标1、几个基本概念：字存储单元：存放一个机器字的存储单元，相应的单元地址叫字地址，按字编址的机器称之为字寻址计算机;字节存储单元：存放一个字节的单元，相应的地址称为字节地址，按字节编址的机器称之为字节寻址计算机;一个机器字可包含多个字节，所以一个存储单元也可包含多个能够单独编址的字节地址。计算机组成原理73.1.3主存储器的技术指标2、几个技术指标:(1)存储容量：指一个存储器中可以容纳的存储单元总数，以字节B为单位：KB、MB、GB、TB；1KB=210B1MB=220B1GB=230B1TB=240B存储容量越大，能存储的信息就越多;计算机组成原理83.1.3主存储器的技术指标(2)存取时间(又访问时间)：一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读操作时间，故称存储器存取时间;(3)存储周期：连续启动两次读操作所需间隔的最小时间。通常，存储周期略大于存取时间，其时间单位为ns;(4)存储器带宽：单位时间里存储器所存取的信息量，用来衡量数据传输速度。通常以位/秒或字节/秒做度量单位;计算机组成原理93.2SRAM存储器3.2.1基本的静态存储元阵列3.2.2基本的SRAM逻辑结构3.2.3读/写周期波形图计算机组成原理103.2SRAM存储器主存（内部存储器）是半导体存储器，根据信息存储的机理不同分为两类：静态读写存储器(SRAM)：存取速度快，一般用作cache。动态读写存储器(DRAM)：存储容量大，一般用作主存。计算机组成原理113.2.1基本的静态存储元阵列1、存储位元：一个锁存器（双稳态触发器），供电时可无限期保存数据

(0或1)，断电则数据丢失；

2、三组信号线：(1)地址线：经地址译码器接每个存储单元的选择线(行线)，从而打开存储元的输入与非门，有数据输入时，锁存器记忆输入数据；A0-A5，可指定26=64个存储单元(2)数据线：I/O0，I/O1，I/O2，I/O3，根数等于机器字长；总存储位元64*4=256；(3)控制线：R/W，控制读写操作；读写不会同时发生。计算机组成原理123.2.1基本的静态存储元阵列3、基本的静态存储元阵列存储位元三组信号线地址线行线数据线控制线计算机组成原理133.2.2基本的SRAM逻辑结构SRAM芯片大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址分成x向、y向两部分。计算机组成原理143.2.2基本的SRAM逻辑结构结构分析：A0~A7为行地址译码线：输出256行；A8~A14为列地址译码线：输出128行；存储器数据宽度：8位存储容量(32K×

8位)：

256行×128列×8位=28行×

27列×

8位=215

个(存储单元)×

8位=32K×

8位计算机组成原理153.2.2基本的SRAM逻辑结构片选信号CS：低电平有效时门G1G2均被打开，选择该芯片写入时：写使能信号WE低电平有效，G1开启使输入缓冲器打开，G2关闭使输出缓冲器关闭，数据线上数据写入存储阵列中锁存器；读出时：读使能信号OE低电平有效，G1关闭使输入缓冲器关闭，G2打开使输出缓冲器打开，存储阵列中锁存器中的数据读出到数据线；注意：每时每刻WE和OE最多只有一个处于低电平；计算机组成原理163.2.2基本的SRAM逻辑结构读与写的互锁逻辑片选信号，CS有效时(低电平)，门G1、G2均被打开。读出使能信号OE有效时(低电平)，门G2开启，当写命令WE=1时(高电平)，门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。片选信号读使能信号写使能信号计算机组成原理173.2.3读/写周期波形图读写周期图：反映SRAM工作时间关系1、读周期：

读数据：先地址线有效，再CS和OE同时有效，稍后数据线开始出现读出数据，读出后CS和OE都维持一段时间有效，使数据线上的数据维持较长时间；计算机组成原理183.2.3读/写周期波形图读周期相关参数：

读出时间TAQ：从CS和OE都同时低电平有效开始到数据线上出现有效的读出数据为止的时间；读周期时间TRC：从地址线低电平有效开始到CS和OE处于高电平并允许地址线发生变化的一段时间；片选读时间TEQ：CS负跳变开始至读出数据所需要的时间；读数据时间TGQ：从OE低电平有效开始至读出数据所需要的时间；计算机组成原理193.2.3读/写周期波形图2、写周期：写数据时，先地址线有效，再CS有效，后WE有效，稍后数据线上的写入数据开始写入锁存器，数据写入后依次致WE和CS高电平，为了写入可靠，数据线上的数据维持到地址线有效可以改变信号之后；计算机组成原理203.2.3读/写周期波形图写周期相关参数：

片选对控制的建立时间TSA→从地址有效到写有效的时间；写入时间TWD→从数据线上数据正确建立开始到数据写入结束的时间写维持时间THD→数据写完后要维持一段时间；写周期时间TWC→从地址线低电平有效开始到CS和WE处于高电平并允许地址线发生变化的一段时间；存取周期为了便于控制，一般取读周期时间TRC=写周期时间TWC，称存取周期计算机组成原理213.3DRAM存储器3.3.1DRAM存储位元的记忆原理3.3.2DRAM芯片的逻辑结构3.3.3读/写周期、刷新周期3.3.4存储器容量的扩充3.3.5高级的DRAM结构（选学）3.3.6DRAM主存读/写的正确性校验（选学）计算机组成原理223.3.1DRAM存储元的记忆原理SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管(起开关作用)和一个电容器(充满电荷为1，没有电荷为0)组成的记忆电路。计算机组成原理233.3.1DRAM存储元的记忆原理写1到存储位元输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低），输入数据DIN=1送到存储元位线上；行选线为高，打开MOS管，于是位线上的高电平给电容器充电，表示存储了1。计算机组成原理243.3.1DRAM存储元的记忆原理写0到存储位元：输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。计算机组成原理253.3.1DRAM存储元的记忆原理从存储位元读出1：输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器读出放大器发送到DOUT，即DOUT=1。计算机组成原理263.3.1DRAM存储元的记忆原理DRAM的刷新：由于读出1是破坏性读出，必须恢复存储位元中原存的1。输入缓冲器关闭，刷新缓冲器打开，输出缓冲器读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上(充电)。计算机组成原理273.3.1DRAM存储元的记忆原理每次读出虽然是破坏性读出，但他每次都会自动回复；当长期没有读/写命令时，刷新电路会自动产生一次假读而完成刷新操作；每个位单元的刷新时间间隔一般要求≤8ms;计算机组成原理283.3.2DRAM芯片的逻辑结构图3.7(a)：1M×4位DRAM芯片的管脚图，两个电源、两个地线、一个空脚（NC）。计算机组成原理293.3.2DRAM芯片的逻辑结构列选通信号行选通信号计算机组成原理303.3.2DRAM芯片的逻辑结构DRAM逻辑结构与SRAM不同：增加了行地址锁存器和列地址锁存器→由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。若地址总线宽度为10位，先传送地址码的高位部分A0～A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码的低位部分A10～A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M×4位。计算机组成原理313.3.2DRAM芯片的逻辑结构增加了刷新计数器和相应的控制电路→DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。计算机组成原理323.3.3读/写周期、刷新周期1、读周期：从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止，即连续两个读周期的时间间隔。地址线行地址有效后，用行选通信号RAS打入行地址锁存器；接着地址线上传送列地址，用列选通信号CAS打入列地址锁存器；经行列地址译码，读写命令R/W=1，数据线上有输出数据。计算机组成原理333.3.3读/写周期、刷新周期2、写周期：从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，即连续两个读周期的时间间隔。地址线行地址有效后，用行选通信号RAS打