第5章同步时序电路与数字系统设计

第5章:同步时序电路和数字系统设计§5-1状态表与同步时序电路的基本设计方法数字系统的基本结构控制单元（同步时序电路）数据处理单元：主要完成数据的采集、存储、运算和传输，与外界进行数据交换。主要由存储器、运算器、数据选择其等功能电路组成。§5-1同步时序电路的基本设计方法§5-1-1原始状态表的建立§5-1-2用触发器实现同步时序电路§5-1-3用MSI时序模块同步时序电路

针对比较简单的同步电路，设计方法是：文字功能描述→状态表或状态图→逻辑方程→逻辑图原始状态图（状态表）原始状态图（状态表）：根据设计命题的要求初步画出的状态图（状态表）可能包含多余状态，其建立无明显规律可循，是时序电路设计中重要的一步。§5-1-1原始状态表的建立步骤：1、分析题意，确定输入、输出变量。1、选择状态，以记忆电路输入的历史过程。2、对每一个状态，考察在每一种输入组合下应转入的下一个状态，从而导出状态图和状态表。例1：111序列检测器S1：收到0S2：收到一个1S3：收到两个1当连续收到三个或三个以上1时输出1。例2：010和1001序列检测器S0：0S1：01S2：010,10S3：100S4：1001S5：011例3：余三码误码检测器（1）余3码：0011-1100S0：表示复位例3：余三码误码检测器（2）例5：串行加法器S0：进位为0S1：进位为1§4-2-3莫尔型电路的分析串行加法器和为0、无进位：00/0和为0、有进位：01/0和为1、无进位：10/1和为1、有进位：11/1例6：加1/加2同步计数器

X=0时加1计数，计到9后再回0，X=1时加2计数，计到8后再回0，计数器状态为奇数时，X不会为1。§5-1-2用触发器实现同步时序电路指导思想：用尽可能少的触发器和门电路实现待设计电路。一、状态化简二、状态分配三、导出激励方程和输出方程四、设计举例五、时钟偏移状态化简

所谓状态化简就是对原始状态表中存在的若干等价状态进行合并。经状态化简后电路的状态数减少，可以在一定程度上减少所需触发器的数目。

对于有q状态的时序电路来说，所需的触发器的个数，其下限r可由下式决定状态等价：以Si为起始状态，在任一可能的输入序列作用下的输出序列均与以Sj为起始状态，在同一输入序列作用下的输出序列相同，称Si与Sj等价（Si≈Sj）等价的状态用一个状态代替。状态等价条件：在所有可能的输入下：1、它们的输出相同；2、它们的次态满足下列条件之一： ①次态相同； ②次态交错； ③次态互为隐含条件。｛S1,S3,S4｝｛S2,S5｝｛S6,S7｝例1：状态表化简1.作状态对图；2.状态一一比较，结果填入状态图；3.检查隐含条件；4.求出全部状态等价类，状态合并，画出简化状态表。S1=｛S1，S6｝S2=｛S2，S3，S8｝例2：未完全描述状态表化简S2=｛S2，S3｝S4=｛S4，S7｝S5=｛S5，S6｝

可以对任意项赋予一个适当的值，以便进行状态合并。目的：状态用触发器状态表示，因此，要对状态分配二进制代码。方法：状态分配影响电路的复杂程度，符合以下条件的状态，应尽可能分配相邻的代码。1、在同一输入下，有相同次态的现态；(S1,S2、S2,S3)2、同一现态在相邻输入下的次态；(S1,S3、S1,S4、S2,S3)3、在所有输入下，有相同输出的现态。(S2,S3)二、状态分配S1=00S2=01S3=11S4=10二、状态分配、状态编码三、导出激励方程和输出方程四、设计举例1四、设计举例1设计举例2（8421码加法计数器）设计举例2（续）例5.7

用D触发器设计一个模6同步计数器模6计数器的状态图模6计数器的编码状态表模6计数器的逻辑图电路自启动性验证若对该模6计数器重新分配如下的状态代码：S0=000，S1=001，S2=011，S3=111，S4=110，S5=100，可推出次态方程和输出方程分别为

则状态图打断堵塞循环序列的状态图出现堵塞现象的原因是：在次态方程推导时，把无效状态作为任意项处理，没有确定的转移方向。

无堵塞循环序列的逻辑电路§5-3用MSI实现同步时序电路常用MSI时序模块移位寄存器：74194（4位、并/串、双向）多D触发器：74175集成计数器：74163（模16、加法）

74162（模10、加法）

74161（模16、加法；与74163的区别是异步清0）

74192（模10、加/减、异步清0与置数）1、一般不必进行状态化简。

用计数器实现同步时序电路用MSI实现同步时序电路的思路：

四D锁存器实现同步时序电路2、根据所选择的MSI器件来决定状态分配和导出激励方程和输出方程。例5.8

试以MSI时序模块74163为核心，设计一个7位巴克码（1110010）串行序列检测器。（1）确定原始状态图电路需要记忆的状态有8个：S0：初态x=0，z=0S1：第1个码元“1”，z=0S2：“11”，z=0S3：“111”，z=0S4：“1110”，z=0S5：“11100”，z=0S6：“111001”，z=0S7：“1110010”，z=1（2）利用集成计数器74163实现激励方程的导出需要通过分析其编码状态图（表），弄清在每一种现态下要实现何种状态转换，要实现这些状态转换，需要MSI时序模块做怎样的一些操作，把所有分析的结果填入MSI时序模块的操作表。再由操作表来分析执行相关操作MSI器件的各控制输入端应加什么样的激励信号，从而推导出MSI器件的各控制输入端的激励方程。以MSI时序模块为核心来实现同步时序电路的关键仍然是要导出MSI器件的各控制输入端的激励方程。原始状态图编码后的状态图操作表根据所选择的MSI器件来决定状态分配状态分配表①状态分配因此可设：S0——000，S4——100，S1——001，S5——101，S2——010，S6——110

S3——011，S7——111

状态分配表特点：S0→S1→S2→S3→S4→S5→S6→S7编码状态图代入②画操作表计数操作保持操作预置操作操作表计数操作③求74163控制端、置数端、并行数据输入端D2D1D0的函数表达式（因为74163执行何种操作是由、及共同决定的）D2D1D0当当Q2Q1Q0=000时表达式：求输出方程z

画出逻辑电路

以74163为核心实现的7位巴克码串行序列检测器的逻辑电路

例5.9

以74163为核心，辅以适当的组合器件完成例5.4的加1/加2同步计数器的设计。状态分配表编码状态图（1）状态分配（2）画操作表考虑计数器的自启动功能，将无效状态1010~1111所对应的操作统一设为清0。（3）导出74163控制各输入端激励函数①求

由于仅在1001~1111状态下清0，故只需在这些状态对应的方格中填0，而其余方格中均填写1仅有x=1且Q0=0（偶数）时进行加2计数，执行预置数操作（）

②求由于不存在保持操作，故可令求④求D3D2D1D0当x=1时，Q3Q2Q1Q0=0000状态的下一状态应该是0010，需要执行置数操作，故这时D3D2D1D0=0100同理：在0010状态时D3D2D1D0=0100，0100状态时D3D2D1D0=0110，0110状态时D3D2D1D0=1000，1000状态时D3D2D1D0=0000；而在其它状态时D3D2D1D0可任意。

（4）画逻辑图以74163为核心实现的加1/加2计数器74175的功能表4D触发器74175逻辑符号以多D触发器为核心设计同步时序电路

例5.10

试用集成四D触发器74175及适当的组合器件实现具有下表所示