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文档简介

实验六Verilog设计编码器/译码器一、 实验目的1、 进一步掌握基本组合逻辑电路的实现方法；2、 进一步了解always语句的设计方法；3、 学习用case语句设计数据优先编码器/译码器的实现方法；4、 学习用case语句设计设计总线/缓冲器的实现方法。二、 实验内容（选择其中2个以上完成）1、用always语句设计并仿真2-4译码器d24_seq.v，其真值表如下表所示。输入信号输出信号件100111001】1101J10】1011J11，0111，2、用VerilogHDL设计法设计并仿真8-3线优先编码器encode.v，其真值表如下表所示。输入输出a0ala2a3a4a5a6a7yoyiy2XXXXXXX011iXXXXXX0101iXXXXX01110iXXXX011100iXXX01111110XX011111010X0111111100011111110003、用Verilog设计双向总线缓冲器电路，当EN=1且DIR=0时输出A=B，EN=1且DIR=1时输出B=A，否则输出高阻‘Z，文件命名为bibus.vo日工BUSen -0]din b[7--0]4、用Verilog语言编写3-8译码器的程序，符号如图所示，其中g1,g2a,g2b是使能控制输入端，当g1为高电平，g2a,g2b为低电平时，译码器工作，其他状态时，译码器被禁止工作，全部输出均为无效电平（高电平‘况当CBA=000时，Y0N=0，其余为1；当CBA=001时，Y1N=0，其余为1；依此类推，文件命名为decoder3_8.v°（选做）74138YON0-——AY1N0-——BY2NA——CY3No-——G1Y4NAG2ANY5N0-G2BNY6NAY7NA3:8DECODER5、8段译码器真值表如下所示，其中输入显示字符data为4位二进制，输出seg为8位共阴极码，文件命名为dec7s.v。（选做）显示字符共阴极码显示字符共阴极码显示字符共阴极码03FH67DHC39H106H707HD5EH25BH87FHE79H34FH96FHF71H466HA77H“灭"00H56DHB7CH6、3线-8线译码器的元件符号如图所示，ENA是译码器的使能控制输入端，当ENA=1时，译码器不能工作，7线输出Y[7..0]=11111111（译码器的输出有效电平为低电平）；当ENA=0时，译码器工作。C、B、A是3线数据输入端，译码器处于工作状态时，当CBA=000时，Y[7..0]=11111110（即Y[0]=0）；当CBA=001时，Y[7..0]=11111101（即Y[1]=0）；依此类推，文件命名为decoder.v°（选做）,DECODER: HLO TTE.-9]三、 实验步骤1、 建立电路的Verilog日。1文件，进行编译，直到编译无误。2、 建立电路

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