第3章信号发生器-3

第3章．信号发生器3.1信号发生器概述

3.2正弦信号发生器的性能指标3.3低频信号发生器3.4射频信号发生器3.5扫频信号发生器3.6脉冲信号发生器3.7函数信号发生器射频信号发生器能产生正弦信号发生器，输出频率范围一般在300KHz～1GHz，大多数具有调幅，调频及脉冲调制等功能，也称为高频信号发生器。具有一种或一种以上调制或组合调制（正弦调幅、正弦调频、断续脉冲调制）。高频信号发生器的输出幅度调节范围较大。3.4射频信号发生器分类：调谐信号发生器合成信号发生器锁相信号发生器特点：可调节微弱信号的输出（可小于1μV）具有良好的屏蔽应有调制功能3.4射频信号发生器内调制信号振动器缓冲放大器调幅器调制度计步进衰减输出级电子电压表主振荡器调频器电源FMAMS1S2调制输出外调制输入输出高频信号发生器框图3.4.1调谐信号发生器反馈方式：变压器反馈式电感反馈式电容反馈式调谐信号发生器的振荡器通常为LC振荡器。通常用改变电感L来改变频段，改变电容C进行频段内频率细调。3.4.1调谐信号发生器调谐放大器作用：放大振荡器输出的高频信号电压在输出级和振荡器间起隔离作用（缓冲放大器）兼作调幅信号的调幅器放大器通常采用调谐放大器。3.4.1调谐信号发生器（1）变压器反馈式振荡器3.4.1调谐信号发生器（2）电感式反馈式振荡器3.4.1调谐信号发生器（3）电容反馈式振荡器3.4.2锁相信号发生器频率合成原理频率的代数运算是通过倍频、分频及混频技术来实现。3.4.2.1频率合成的基本概念频率1输出石英晶体代数运算（加、减、乘、除）频率合成原理频率n输出基准频率2.频率合成分类及特点⑴直接频率合成

通过频率的混频、倍频和分频等方法来产生一系列频率信号并用窄带滤波器选出，下图是其实现原理。晶振谐波发生器（倍频）分频（÷10）8MHz混频（+）混频（+）2MHz滤波分频（÷10）2.8MHz滤波0.28MHz分频（÷10）混频（+）滤波6MHz6.28MHz0.628MHz3MHz3.628MHz直接式频率合成原理框图1MHz1MHz9MHz优点：频率切换迅速，相位噪声很低。缺点：电路硬件结构复杂，体积大，价格昂贵，不便于集成化。⑵锁相式频率合成

一种间接式的频率合成技术。它利用锁相环（PLL）把压控振荡器（VCO）的输出频率锁定在基准频率上，这样通过不同形式的锁相环就可以在一个基准频率的基础上合成不同的频率。优点：易于集成化，体积小，结构简单，功耗低，价格低等优点。缺点：频率切换时间相对较长，相位噪声较大。

⑶直接数字合成（DDS）

是基于取样技术和数字计算技术来实现数字合成，产生所需频率的正弦信号优点：能实现快捷变和小步进，且集成度高，体积小缺点：频率上限较低，杂散也较大。3.频率合成技术的发展

直接式、间接（锁相环）式和直接数字式频率合成技术都有其优缺点，单独使用任何一种方法，很难满足要求。因此可将这几种方法综合应用，特别是DDS与PLL的结合,可以实现快捷变化，小步进及较高的频率上限。各种频率合成方式的综合:3.4.2.2锁相环（PLL）的基本概念1.锁相环基本工作原理及性能

锁相环是一个相位环负反馈控制系统。该环路由鉴相器（PD）、环路滤波器（LPF）、电压控制振荡器（VCO）及基准晶体振荡器等部分组成。锁相环控制系统原理图frVrVCOPDLPFVofOVd基准晶体振荡器锁相环的主要性能指标:同步带宽：锁定条件下输入频率所允许的最大变化范围捕捉带宽：环路最终能够自行进入锁定状态的最大允许的频差环路带宽:锁相环的频率特性具有低通滤波器的传输特性，其高频截止频率称为环路带宽。2.锁相环的基本形式

⑴倍频式锁相环倍频环实现对输入频率进行乘法运算，主要有两种形式：谐波倍频环和数字倍频环（a）谐波倍频环VCOPDLPFfO=Nfifi谐波形成Nfifo=Nfi（b）数字倍频环VCOPDLPFfi÷N倍频式锁相环原理图fi×NPLLNfi（c）倍频环简化图⑵分频式锁相环分频环实现对输入频率的除法运算，与倍频环相似，也有两种基本形式。分频式锁相环原理图VCOPDLPFfo=fi/Nfi÷N（b）数字分频环VCOPDLPFfo=fi/Nfi谐波形成（a）谐波分频环fi÷NPLLfo=fi/N（c）分频环简化图⑶混频式锁相环混频环实现对频率的加减运算PDLPFVCOM（＋）fi1fi2fo+fi2（b）相减混频环PDLPFVCOM（－）fi1fi2fo=fi1+fi2fo-fi2（a）相加混频环fo=fi1-fi2混频锁相环+PLLfi1fi2fo=fi1+fi2-PLLfi1fi2fo=fi1-fi2（c）相加环简化图（d）相减环简化图⑷多环合成单元单环合成单元存在频率点数目较少，频率分辨率不高等缺点，所以一个合成式信号源都是由多环合成单元组成fo=Nfi1+fi23400～5100KHz10KHzPD2LPF2VCO2M（－）fi2fi1fo-Nfi1Nfi1内插振荡器环1环2倍频环加法混频环（a）双环合成器原理结构框图100～110KHz×NPLLNfi1+PLLfi1fi2fo=Nfi1+fi2（b）双环合成器简化结构框图双环合成器原理结构图VCO1PD1LPF1谐波形成实例分析：十进频率合成器

该频率合成器中采用了十进锁相合成单元，输出频率是采用十进数字盘来选择，它可以提供更高的输出频率准确度。目前十进频率合成器已作为一个标准频率源而获得广泛应用。（1）十进频率合成器组成五个DS-1合成单元串接起来，其输出频率被送到合成单元DS-2，得到输出频率为21～22MHz,DS-2的输出加到合成单元DS-4，得到输出频率为101～122MHz,合成单元DS-3输出为101～92MHz，DS-3与DS-4的输出频率加到混频器M进行相减，最后得到200Hz～30MHz的输出频率。DS-10-9×1HzDS-10-9×10HzDS-10-9×100HzDS-10-9×1KHzDS-10-9×10KHzDS-20-9×100KHzDS-40-2×10MHzDS-30-2×1MHz21～22MHz1.2～1.3MHz1.2～1.3MHz1.2～1.3MHz1.2～1.3MHz1.2～1.3MHz≈内插振荡器0～1Hz1.2～1.3MHz9MHz100KHzM（-）101～92MHz101～122MHz200Hz～30MHz×÷5MHz9MHz1MHz100KHz2.5MHzS1S2S3S4S5十进锁相式频率合成器组成框图

(2)十进锁相合成单元VCOPDLPF1.8～2.7MHz100KHz谐波形成NfiDS-1原理框图M1（＋）M2（＋）9MHz1.2～1.3MHz基准后一位合成单元10.2～10.3MHz÷1012～13MHz1.2～1.3MHz倍频环1）DS-1合成单元2）DS-2合成单元VCOPDLPF1.8～2.7MHz100KHz谐波形成NfiDS-2原理框图M1（＋）M2（＋）9MHz1.2～1.3MHz基准“×10KHz”单元输出19.2～19.3MHz21～22MHz倍频环×218MHz3）DS-3合成单元VCOPDLPF101～92MHz1MHz谐波形成NfiDS-3原理框图倍频环fi4）DS-4合成单元PDLPFVCOM（－）DS-2的输出0：80MHz加法混频环21～22MHz101～122MHzDS-4原理框图基准倍频环5MHzVCOPDLPF谐波形成1：90MHz2：100MHz（3）输出频率的连续调节为了使输出频率连续可调，频率合成器中加入了一个内插振荡器VCOPDLPF1.2～1.3MHz100KHz谐波形成内插振荡器组成框图基准12S+P当选择开关S置于1时，内插振荡器是一个倍频环，它输出一个1.2MHz的固定点频，此时频率合成器只能输出离散频率。当内插振荡器的开关S置于2时，VCO就作为一个频率连续可调的振荡器工作，调节电位器P，改变VCO的偏压，可使它的输出在1.2MHZ～1.3MHZ之间连续变化。3.4.2.2提高频率分辨力的锁相合成技术1提高频率分辨力的技术途径

频率增量越小，转换时间越长，转换时间的计算一般采用经验公式

在保证转换时间不变的前提下，提高频率分辨力的途径主要有：多环频率合成法；小数分频法。

2多环频率合成法下面是一个三环锁相频率合成器原理框图

三环PLL合成器VCOBPDBLPFBfBfi÷NB÷MVCOCPDCLPFC－BPFfoVCOAPDALPFA+÷NAfA×NAPLL+PLL÷M×NBPLLfifo三环合成器简化框图fBfA环A输出频率为:环B的输出频率为:由环C有：因此，合成器的输出频率为：3小数分频法

小数分频是通过可变分频和多次平均的办法实现例如要实现4.3的小数分频，只要在10次分频中作7（即10-3）次除4，3次除5就可以得到。又如，要实现7.32的小数分频，只要在每100次分频中作68（100-32）次除7，32次除8即可。VCOPDLPFuifi÷NfoN存储器F存储器uo脉冲删除接口小数分频实现电路图OVFACCU例:分频比为4.3的实现过程若分频比为4.3,则在输入信号的10个周期内，输出信号为43个周期。每一次循环过程中，在ui各周期内，累加器的值和其分频系数如表3-1所示。序号12345678910累加值0.30.60.90.20.50.80.10.40.70分频系数4445445445表3-1输入信号每周期内的分频系数和累加值（分频比为4.3）小数分频电路的改进小数分频时,输入输出频率之比不是整数,使得鉴相器的输出出现阶梯电压变化，这个电压加到VCO上会使得合成器频谱变差。同时累加值（累加器ACCU中的存数）恰好也是与其一致的阶梯变化，因此将该数据进行D/A转换后加到PD的输出端就可以抵消该变化。VCOPDLPFurfr÷NDACfoN存储器F存储器uo脉冲删除接口﹢改进的小数分频实现电路图+OVFACCU-3.4.2.3扩展频率上限的锁相合成技术扩展频率上限的方法:前置分频器法;多模分频器法。1前置分频器法前置分频法是在反馈回路加一个前置的固定分频器，先将输出频率进行固定模数为的分频，然后再送到可编程分频器进行可变的分频。前置分频锁相频率合成器PDLPFVCO÷N÷M模数控制fifofd该方法使频率上限提高了M倍，但频率分辨力下降了M倍。2多模分频锁相频率合成技术多摸分频器:模值（分频比）可以在多个固定的值上改变的分频器,多模分频器的最高工作频率虽不如固定的前置分频器高，但比可变分频器高得多。PDLPFVCO÷N1÷N2V/V+1fifo变模分频器模式控制双模分频锁相频率合成器置初值

N1输出到鉴相器的一个参考周期中，包含的VCO输出信号的周期数N为:在锁相环锁定的情况下，合成器输出频率为：此时双模分频器的工作频率为：fo分频器Ｎ１的工作频率为：fo／v分频器Ｎ２的工作频率为：fo／（v＋１）

由上式可知，当Ｎ２变化１时，fo变化为fi，即输出频率分辨力为fi．因此在保持频率分辨力不变的前提下提高了合成器的最大输出频率。3.４.3直接数字合成技术１DDS组成原理直接数字合成（DirectDigitalSynthesis）的基本原理是基于取样技术和计算技术，通过数字合成来生成频率和相位对于固定的参考频率可调的信号。3.４.3.1

直接数字合成基本原理

设取样时钟频率为，正弦波每一周期由Ｎ个取样点构成，则该正弦波的频率为：DDS的实现原理如下图所示地址计数器（÷N）正弦波ROM存储器D/ALPFfcfoDDS组成原理输出信号频率fo:取决于两个因数：⑴参考时钟频率；⑵ROM中存储的正弦波；如果地址计数器以步进M（M>=1)进行累加，则可在fc和ROM数据不变的情况下改变输出频率，此时fo为：2相位累加器原理

当改变地址计数器计数步进值（即以值M来进行累加），同样可以改变每周期采样点数，从而实现输出频率的改变。地址计数器步进值改变可以通过相位累加法来实现相位锁存器频率控制字M相位累加器fr波形存储RAMD/A转换LPFfo24～48位14～16位相位累加器原理为便于理解，可以将正弦波波形看作一个矢量沿相位圆转动，相位圆对应正弦波一个周期的波形。波形中的每个采样点对应相位圆上的一个相位点。步进点数2564096655361048576167772164294967296281474976710656N8121620243248数字相位圆设相位累加器位数为N，频率控制字为M，参考时钟频率为fc，则DDS输出频率为：截断误差：一般舍去N的低位，只取N的高A位（如高16位）作为存储器地址，使得相位的低位被截断（即相位截尾）。当相位值变化小于1/2A时，波形幅值并不会发生变化，但输出频率的分辨率并不会降低，由于地址截断而引起的幅值误差，称为截断误差。实际应用中一般取1≤M≤(N-2)3.４.3.2DDS频率合成信号源1单片集成化的DDS信号源

输出输出串/并选择6位地址或串行编程8位并行数据FSK/BPSK/HOLD数据输入4×～20×参考时钟倍乘频率累加器相位偏移及调制

+相位