电子科技大学通信信号考研《数字电路》复习课件

数字电路

崔琳莉

2011-6-8考试参考书目《脉冲与数字电路》王毓银高教社《数字设计原理与实践》第四版林生译 机械工业出版社(JohnF.Wakerly)《数字电子技术基础》第四版阎石 高等教育出版社《数字逻辑》第1章数制与码制第2章逻辑代数基础第3章组合逻辑电路第4章同步时序逻辑电路第5章异步时序逻辑电路第6章采用中、大规模集成电路的逻辑设计第7章数字系统设计第8章计算机辅助逻辑设计第9章逻辑器件

考试大纲－第一章掌握十进制、二进制、八进制和十六进制数的表示方法以及它们之间的相互转换、非十进制数的加减运算；掌握符号数的表达：原码，补码、反码表示以及它们之间的相互转换；带符号数的补码的加减运算；掌握BCD码、格雷码（Graycode）、奇偶校验码的特点，它们与二进制数之间的转换关系；了解数的定点表示与浮点表示；八进制、十六进制数与二进制数之间的转换十六进制和八进制是二进制的另一种表达形式，一一对应，能简单互换。

24=16，四位二进制数对应一位十六进制数。23=8，三位二进制数对应一位八进制数。（1）二进制数转换为十六进制数：整数部分从低位起每四位一组，不够的向前添0，小数部分从高位起四位一组，不够的向后添0。例：1111101.11B=0111

1101.1100=7D.CH 7DC（2）二进制数转换为八进制数

转换方法为三位一组，整数部分不够的向前添0小数部分不够的向后填0。例：1111101.112=001

111

101.110=175.68 1756（3）

八进制数、十六进制数转换为二进制数

按上两例的逆过程进行转换例:3AF.2H=0011

1010

1111.0010=1110101111.001B 3AF2十进制数转换成二进制数整数、小数分别转换

1、整数转换法：除2取余，直至商为0，低位至高位“除基取余”：十进制整数不断除以转换进制基数，直至商为0。每除一次取一个余数，从低位排向高位。例：（81）10=（？）2得：（81）10=（1010001）28140201052022222221d00d10d20d31d40d51d612、小数转换法：乘2取整，直至ε，高位到低位“乘基取整”：用转换进制的基数乘以小数部分，直至小数为0或达到转换精度要求的位数。每乘一次取一次整数，从最高位排到最低位。例：(0.65)10=(?)2要求精度为小数五位。0.652d-110.32d-200.62d-310.22d-400.42d-500.8由此得：(0.65)10=(0.10100)2如2-5，只要求到小数点后第五位带符号数的表示符号数的真值：直接以正号“＋”和负号“－”来表示有符号的数。如＋1011；－1011。这种表示方法不能直接用于计算机中。最高有效位MSB表示符号位(Signbit)

正数用0，负数用1

表示带符号数的三种常用编码方式:原码（Signed-Magnitude）（亦称为符号数值码）反码（One’sComplement）补码（Two’sComplement）符号数值(原码)表示法最高有效位表示符号位（0=正，1=负）其余较低位表示数值的绝对值零有两种表示（+0、–0）n位原码表示范围：

–(2n-1

–1)~+(2n-1

–1)如01011；11011二进制反码表示法(ones’complement)对于正数，反码和原码相同。对于负数，反码的数值是将原码数值按位求反，符号位为1不变零有两种表示n位反码表示范围：

–(2n-1–1)~+(2n-1–1)二进制补码表示法(two’scomplement)正数的补码与原码表示形式相同对于负数，其补码等于原码除符号位外，其余各位取反，末尾位再加1（反码+1）零只有一种表示n位补码表示范围：

–2n-1

~+(2n-1

–1)[[D]反]反

[[D]补]补正数考虑：已知[X]补，求[－X]补？方法是：将[X]补的各位（包括符号位）逐位取反再在最低位加1即可。负数按位取反按位取反加1原码数值补码数值原码数值反码原码、反码、补码相同=D=D常用的几种BCD码十进制数8421BCD码2421BCD码余3码二五混合码10中取1码000000000001101000011000000000100010001010001000100100000000200100010010101001000010000000300110011011001010000001000000401000100011101100000000100000501011011100010000010000010000601101100100110000100000001000701111101101010001000000000100810001110101110010000000000010910011111110010100000000000001格雷码（Graycode）任意相邻码字间只有一位数位变化注：首尾两个数码即最小数0和最大数2n-1之间也符合此特点，故它可称为循环码编码还具有反射性，因此又可称其为反射码（reflectedcode）格雷码构造方法直接构造：从对应的n位二进制码字中直接得到n位格雷码的码字：1)对n位二进制或格雷码的码字，将数位从右到左、从0到n-1编号。2)如果二进制码字的第i位和第i+1位相同，则对应的格雷码码字的第i位为0，否则为1。(当i+1=n时,二进制码字的第n位被认为是0。)字符编码ASCII码——美国标准信息交换码采用7位二进制表示27=128个包括0-9，字母等可打印字符。使用b位二进制编码来表示n个不同状态动作、条件和状态的编码选择适合的编码方式，能够降低成本或优化参数例题分析(1101101.1011)2

=()10=()8421BCD（79）10=（）16=（）余3码=

（）Gray码

例题分析某十进制数的等值二进制数的原、补、反码（不一定是这个顺序）分别是1010101表示（）码，1101010表示（）码，1010110表示（）码。十进制数+51-728-bit原码8-bit补码8-bit反码例题分析计算机内以2的补码形式存有多个二进制有符号数。所有数字的长度都是8位。则若计算机内数码

A=01011010,B=10001011,则A+B=（

）。 A.（01100101,无溢出）

B.（11100101,无溢出）

C.（11100101,溢出）

D.（01100101,溢出）-A+B=（

）。

A.（00110001,无溢出）B.（00110001,溢出） C.（00110101,溢出）D.（00110101,无溢出）

要完成n个状态的编码，至少需要

个状态变量。考试大纲－第二章掌握逻辑代数的公理、定理，对偶关系，以及在逻辑代数化简时的作用；掌握逻辑函数的表达形式：积之和与和之积标准型、真值表、最小项列表、最大项列表；掌握卡诺图化简方法；逻辑运算逻辑代数中的三种基本运算——与(AND)或(OR)非(NOR)基本逻辑运算：与（AND）000010100111ABF逻辑表达式F=A·B开关：1通、0断灯：1亮、0不亮当且仅当所有输入全为1时，输出为1真值表&ABFABF逻辑符号ABF基本逻辑运算：或（OR）逻辑表达式：F=A+BABF真值表ABF只要有任何一个输入为1，输出就为1≥1ABFABF逻辑符号000011101111基本逻辑运算：非（NOT）AF0110真值表逻辑表达式：Y=A=A’AFR产生一个与输入相反的输出通常称为反相器（inverter）1FAAF逻辑符号基本逻辑运算：与、或、非由与、或、非三种基本逻辑运算可以构成复合运算运算的优先顺序是：（1）按先非→与→或的顺序进行（2）先括号内，后括号外与、或、非三种基本逻辑运算的组合，可以构成任何功能的逻辑电路，因此称与、或、非为一组完备的逻辑运算。复合逻辑运算最常见的复合逻辑运算有:与非（NAND）或非(NOR)与或非(AND-OR-INVERTOR)异或(eXclusive-OR,XOR)同或(eXclusive-NOR,XNOR)与非和或非与非逻辑表达式：

F=(A·B)’

逻辑符号：或非逻辑表达式：

F=(A+B)’

逻辑符号：&≥1真值表逻辑运算

与非

或非

逻辑符号

逻辑表达式F=(AB)’F=(A+B)’AB

0

0

0

1

1

0

11

F

1

1

1

0

F

1

0

0

0

&≥1•与或非与或非逻辑表达式：F=AB+CDABCD&≥1FABFCD同或、异或异或——当两个输入相异时，结果为1。同或 ——当两个输入相同时，结果为1。F=AB=A’·B+A·B’F=A⊙B=A·B+A’·B’ABF000011101110异或ABF001010100111同或AB=(A⊙B)’逻辑运算异或同或

逻辑符号

逻辑表达式F=AB

=AB+ABF=A⊙B=AB+ABAB

0

0

0

1

1

0

11

F

0

1

1

0

F

1

0

0

1

=1ABFABFABF=ABF真值表AB=A⊙BA⊙B=AB单变量开关代数定理自等律：X+0=XX·1=X0-1律：X+1=1X·0=0还原律：(X’)’=X同一律：X+X=XX·X=X互补律：X+X’=1X·X’=0变量和常量的关系变量和其自身的关系二变量或三变量开关代数定理与普通代数相似的关系交换律(Commutativity)

X·Y=Y·XX+Y=Y+X结合律(Associativity)

X·(Y·Z)=(X·Y)·ZX+(Y+Z)=(X+Y)+Z分配律(Distributivity)

X·(Y+Z)=X·Y+X·ZX+Y·Z=(X+Y)·(X+Z)可以利用真值表证明公式和定理一些特殊的关系吸收律(Covering)X+X·Y=XX·(X+Y)=X组合律(Combining)X·Y+X·Y’=X(X+Y)·(X+Y’)=X添加律（一致性定理）（Consensus）X·Y+X’·Z+Y·Z=X·Y+X’·Z(X+Y)·(X’+Z)·(Y+Z)=(X+Y)·(X’+Z)基本公式——异或(XOR)交换律：XY=YX结合律：X(YZ)=(XY)Z分配律：X·(YZ)=(X·Y)(X·Z)因果互换关系

XY=ZXZ=YYZ=XXYZW=00XYZ=W先与后异或基本公式——异或(XOR)变量和常量的关系

XX=0XX’=1X0=XX1=X’多变量异或运算——结果取决于变量为1的个数X0X1…Xn=

1变量为1的个数是奇数0变量为1的个数是偶数基本公式——同或(XNOR)交换律：X⊙Y=Y⊙X结合律：X⊙(Y⊙Z)=(X⊙Y)⊙Z不满足分配律：X(Y⊙Z)≠XY⊙XZ因果互换关系X⊙Y=ZX⊙Z=YY⊙Z=X基本公式——同或(XNOR)变量和常量的关系X⊙X=1X⊙X’=0X⊙1=XX⊙0=X’多变量同或运算——结果取决于变量为0的个数X0⊙X1⊙…⊙Xn=

1变量为0的个数是偶数0变量为0的个数是奇数异或和同或的关系偶数个变量的同或和异或——互反

XY=(X⊙Y)’XYZW=(X⊙Y⊙Z⊙W)’奇数个变量的同或和异或——相等

XYZ=X⊙Y⊙Z异或和同或的关系对异或或同或运算中的任何一个变量取反，则成为其相反的运算AB’=A⊙BAB=A⊙B’

对异或或同或运算中的任何2个变量取反，则不改变运算结果AB’=A’BA’⊙B=A⊙B’n变量定理(n-VariableTheorems)广义同一律X+X+…+X=XX·X·…·X=X摩根定律(Demorgan’sTheorems)(X1·X2·……·Xn)’=X1’+X2’+……+Xn’(X1+X2+……+Xn)’=X1’·X2’·……·Xn’[F(X1,X2,……,Xn,+,·)]’=F(X1’,X2’,……,Xn’,·,+)(X+Y)+(X+Y)’=1X+X’=1X·Y+X·Y’=X(X’+Y)·(X·(Y’+Z))+(X’+Y)·(X·(Y’+Z))’=(X’+Y)代入定理(substitutionTheorems)：在含有变量X的逻辑等式中，如果将式中所有出现X的地方都用另一个函数F来代替，则等式仍然成立。逻辑函数的基本定理反演定理（ComplementTheorems）

摩根定理——求取已知逻辑式的反逻辑式(X·Y)’=X’+Y’(X+Y)’=X’·Y’反演规则：与或，01，变量取反遵循原来的运算优先次序不属于单个变量上的反号应保留不变例1：写出下面函数的反函数F1=X·(Y+Z)+Z·WF2=(X·Y)’+Z·W·E’

合理地运用反演定理能够将一些问题简化F1’=(X’+Y’Z’)(Z’+W’)=X’Z’+X’W’+Y’Z’+Y’Z’W’=X’Z’+X’W’+Y’Z’F2’=(X’+Y’)’(Z’+W’+E)对偶定理（DualityTheorems）

对偶规则与或；01变换时不能破坏原来的运算顺序（优先级）对偶原理若两逻辑式相等，则它们的对偶式也相等FD(X1,X2,…,Xn,+,·,’)=F(X1,X2,…,Xn,·,+,’)例：写出下面函数的对偶函数F1=X+Y·(Z+W)F2=(X’·(Y+Z’)+(Z+W)’)’F1D=X·(Y+Z·W)F2D=(X’+Y·Z’)·(Z·W)’)’对偶和反演对偶：FD(X1,X2,…,Xn,+,·,’)=F(X1,X2,…,Xn,·,+,’)反演：

[F(X1,X2,…,Xn,+,·)]’=F(X1’

,X2’,…,Xn’

,·,+)[F(X1,X2,…,Xn)]’=FD(X1’

,X2’,…,Xn’

)正逻辑约定和负逻辑约定互为对偶关系正逻辑约定和负逻辑约定互为对偶关系G1XYFXYFLLLLHLHLLHHH电气功能表XYF000010100111正逻辑约定XYF111101011000负逻辑约定正逻辑：F=X·Y负逻辑：F=X+Y逻辑函数的表示方法常用的逻辑函数表示方法有：逻辑真值表逻辑表达式逻辑图波形图F=F(X,Y,Z)=X·(Y+Z)XYFZ&≥1XYZF逻辑函数逻辑图开关XYZ1表闭合指示灯1表亮00000111000001010011100101110111XYZF真值表举重裁判电路将输出与输入信号变化的时间关系用波形的形式描述，就得到了波形图

000001010011100101110111XYZF真值表00000111最小项(Minterm)最小项——n变量最小项是具有n个因子的标准乘积项n变量函数具有2n个最小项全体最小项之和为1任意两个最小项的乘积为0输入变量的每一组取值都使一个对应的最小项的值为1注意：XY不是最小项具有逻辑相邻性的两个最小项之和可以合并成一项并消去一对因子X’·Y’·Z’X’·Y’·ZX’·Y·Z’X’·Y·ZX·Y’·Z’X·Y’·ZX·Y·Z’X·Y·Z000001010011100101110111XYZ乘积项最大项(Maxterm)最大项——n变量最大项是具有n个因子的标准求和项n变量函数具有2n个最大项全体最大项之积为0任意两个最大项的和为1输入变量的每一组取值都使一个对应的最小项的值为0只有一个变量不同的两个最大项的乘积等于各相同变量之和X+Y+ZX+Y+Z’X+Y’+ZX+Y’+Z’X’+Y+ZX’+Y+Z’X’+Y’+ZX’+Y’+Z’000001010011100101110111XYZ求和项X’·Y’·Z’X’·Y’·ZX’·Y·Z’X’·Y·ZX·Y’·Z’X·Y’·ZX·Y·Z’X·Y·Z最小项m0m1m2m3m4m5m6m700000011010201131004101511061117XYZ编号X+Y+ZX+Y+Z’X+Y’+ZX+Y’+Z’X’+Y+ZX’+Y+Z’X’+Y’+ZX’+Y’+Z’M0M1M2M3M4M5M6M7最大项最大项与最小项之间的关系11101001G00000010010001111000101111011110XYZF(X’·Y·Z)’=X+Y’+Z’(X·Y’·Z)’=X’+Y+Z’(X·Y·Z’)’=X’+Y’+ZMi=mi’mi=Mi’标号互补最大项与最小项之间的关系1、

Mi=mi’；mi=Mi’；3、一个n变量函数，既可用最小项之和表示，也可用最大项之积表示。两者下标互补。2、某逻辑函数F，若用P项最小项之和表示，则其反函数F’可用P项最大项之积表示，两者标号完全一致。4、一个n变量函数的最小项mi,其对偶为：(mi)d=M(2n-1)-i

M6=A+B+CMi=mi最大项和最小项之间的关系00000010010101101001101011001111ABCY=AB+C=AB+C=ABC=m6Y=ABC+ABC+ABCY=

(0,1,3,5,6)Y=(2,4,7)思考：Yd=(？)＝

(？)Yd=(1,2,4,6,7)＝

(0,3,5)On-Set(开集)Off-Set(闭集)公式法化简并项法：利用X·Y+X·Y’=X·(Y+Y’)=X吸收法：利用X+X·Y=X·(1+Y)=X消项法：利用X·Y+X’·Z+Y·Z=X·Y+X’·Z消因子法：利用X+X’·Y=X+Y配项法：利用X+X=XX+X’=1最简函数式的不同形式与或式可变换成与非－与非式ABDC··=DCAB·+=FDCAB+=或与式变换成或非－或非式DC++BA+=DCBA+·+=)()(DCBAF+·+=)()(卡诺图化简化简函数：F=(X,Y,Z,W)(0,2,3,5,7,8,10,11,13)XYZW0001111000011110X’·Y·WY·Z’·WY’·ZY’·W’1111111111、填图2、圈组

“圈”尽可能大圈数尽可能少方格可重复使用3、读图，得到结果F=X’·Y·W+Y·Z’·W+Y’·Z+Y’·W’含有无关项的函数的两种表示形式： 1、L=∑m(…)+∑d(…) 2、L=∑m(…)，给定约束条件为 ABC+ACD=0无关项的意义在于，它的值可以取0或取1，具体取什么值，可以根据使函数尽量得到简化而定。在逻辑函数表达式中用∑d(…)表示无关项，例如∑d(2,4,5)

，说明最小项m2、m4、m5为无关项；也用逻辑表达式表示函数中的无关项，例如d=A’B+AC，说明A’B+AC所包含的最小项为无关项。无关项在真值表或卡诺图中用“Φ”、“d或“×”来表示。例：化简具有约束的逻辑函数给定约束条件为AB00CD01111000011110

111

×××

×1

×ד无关”输入组合F=X,Y,Z,W(1,2,3,5,7)+d(10,11,12,13,14,15)ZWXY00

01

11

1000011110dddddd11111F=X’·W+Y’·ZX’·WY’·Zd集（d-set）例题分析以下描述一个逻辑函数的方法中()只能唯一表示。A.表达式B.逻辑图C.真值表D.波形图

已知二变量输入逻辑门的输入A、B和输出F的波形如图所示，判断是（

）逻辑门的波形。 A.

与非门 B.异或门 C.同或门

D.无法判断例题分析如果n个变量A、B、C、…W中“1”的个数为奇数，那么由四个变量构成的最小项mi、mj及最大项Mi

、Mj，且i≠j。最大项Mi

、Mj之和是()；最小项

mi、mj之积是(

)。

例题分析化简逻辑函数：在同一四变量逻辑系统中，函数

F1=∑ABCD(2,4,5,7,9,14)和F2=∏ABCD(1,6,8,10,11,13)之间满足（）关系。A.对偶

B.相等

C.香农展开

D.反演（互非）

掌握组合电路的分析：逻辑函数表达式的产生过程及逻辑函数表达式的基本化简方法—函数化简方法；组合电路的综合过程：将功能叙述表达为组合逻辑函数的表达形式、逻辑函数表达式的化简—函数化简方法和卡诺图化简方法、使用与非门、或非门表达的逻辑函数表达式、逻辑函数的最简表达形式及综合设计的其他问题：无关项的处理、冒险问题等；了解险象的产生原因、分类，掌握险象的判断与消除方法；考试大纲－第三章组合电路的分析分析的目的：确定给定电路的逻辑功能分析步骤：由输入到输出逐级写出逻辑函数表达式对输出逻辑函数表达式进行化简判断逻辑功能（列真值表或画波形图）00000011010101101001101011001111XYZF真值表XYZF111&&&&≥1功能：判奇电路，奇偶校验例：分析下图电路的逻辑功能Y=XYZ+XYZ+XYZ+XYZXYZXYZXYZXYZ组合电路的综合问题描述逻辑抽象选定器件类型函数化简电路处理将函数式变换电路实现真值表或函数式用门电路用MSI组合电路或PLD正常工作状态故障状态1、进行逻辑抽象：输入变量：红R黄Y绿G三盏灯的状态灯亮为1，不亮为0输出变量：故障信号F正常工作为0，发生故障为1例：设计一个监视交通信号灯工作状态的逻辑电路正常工作状态1、进行逻辑抽象：输入变量：红R黄Y绿G三盏灯的状态灯亮为1，不亮为0输出变量：故障信号F正常工作为0，发生故障为1例：设计一个监视交通信号灯工作状态的逻辑电路000001010011100101110111RYGF真值表11111000001010011100101110111RYGF真值表111111、逻辑抽象2、用门电路设计写出逻辑函数式并化简F=R’·Y’·G’+R·Y+R·G+Y·GR’·Y’·G’R·YR·GY·GGRY00011110011

11

1

13、电路处理F=R’·Y’·G’+R·Y+R·G+Y·G定时冒险稳态特性和瞬态特性steady-statebehavior&stransientbehavior电路延迟冒险（hazard）竞争XX’Fglitch尖峰ABABXF静态冒险静态-1型冒险静态-0型冒险主要存在于“与－或”电路中XFXF输出端在一定条件下，能简化成：F=(X·X’)’=X+X’输出端在一定条件下，能简化成：F=(X+X’)’=X·X’主要存在于“或－与”电路中利用卡诺图发现静态冒险ZXY00011110011

11

1若卡诺图中，圈与圈之间有相切现象，则可能出现静态冒险。消除冒险的方法：引入额外项乘积项覆盖冒险的输入对。F=X·Z’+Y·Z+X·YYZWX00

01

11

10000111101111111111F=X·Y’·Z’+W’·Z+W·Y+W’·X·Y’+Y·Z+W·X·Z’检查竞争－冒险现象的方法只要输出端的逻辑函数在一定条件下能简化成F=X+XF=X·X或则可判定存在竞争—冒险如：F=XY+XZ当Y=Z=1时，F=X+X，存在竞争—冒险又如：F=(X+Y)(Y+Z)当X=Z=0时，F=Y·Y，存在竞争—冒险采用计算机辅助分析手段用实验来检查电路输出端是否产生尖峰脉冲例题分析求出电路图所有可能产生静态冒险的输入变量变化组合。

例题分析画出输出变量F的波形图(假定X和Y始终为高电平,每个门电路均为单位延迟时间)XZYFZF电路是否存在冒险？如果存在，设计克服冒险的方法。

设计题目参考：1、设计一个组合判断电路，对于3位二进制输入，当输入大于等于5时，输出为1，否则输出为0；写出输出函数的最小积之和表达式，画出只采用与非门实现该逻辑的电路图。2、设计一个译码器，4个输入为4位Gray码，10个输出为对应十进制符号的10中取1码。写出各输出函数表达式，注意利用无关项化简；3、采用多路复用器74x151实现3输入多数表决器。写出输出函数，画出电路连接图。4、设计一位全减器，该电路实现A-B-C的减法运算功能，输出本位差D和向高位借位信号P。写出各输出函数的最小积之和表达式5、设计每次处理2位的相等比较器迭代单元，该单元有1个输出Y和5个输入C，A1，A0，B1，B0；当A与B不相等时输出为1，相等时输出与C相同；写出输出函数的最小积之和表达式。考试大纲－第四章掌握基本时序元件R-S型,D型,J-K型,T型锁存器、触发器的电路结构，工作原理，时序特性,功能表，特征方程表达式，不同触发器之间的相互转换；掌握钟控同步状态机的模型图，状态机类型及基本分析方法和步骤，使用状态图表示状态机状态转换关系；掌握时序状态机的设计：状态转换过程的建立，状态的化简与编码赋值、未用状态的处理-最小风险方案和最小代价方案、使用状态转换表的设计方法、使用状态图的设计方法。锁存器与触发器锁存器和触发器——电平有效和边沿有效的区别按照逻辑功能的不同特点，通常可分为S-R触发器（锁存器）D触发器（锁存器）J-K触发器T触发器每种触发器的功能表特征方程状态图锁存器和触发器思路：锁存器、还是触发器？什么类型的触发器？（S-R、J-K、D、T）边沿触发？延迟输出？上升沿有效？下降沿有效？要求：正确写出特征方程－>状态转换方程会画时序图根据已有的触发器设计需要的触发器S-R触发器（锁存器）SCRQQ时钟S-R锁存器00011011S

R维持清0置10*Q功能表00011011S

R维持清0置11*Q功能表主从S-R触发器SCRQQ11100100SLRL维持清0置11*Q01*0基本S-R锁存器SQRQ（或非门）SQRQ（与非门）S-R触发器（锁存器）00011011S

R维持01

1*Q功能表状态图01S=1,R=0S=0,R=1S=XR=0S=0R=X特征方程Q*=S+R’·QS·R=0（约束条件）J-K触发器000001010011100101110111J

K01001110QnQn+1状态转移真值表维持清0置1翻转000111100100011110QnJKQn+1特征方程Q*=J·Q’+K’·QJ-K触发器00011011J

K维持清0置1翻转Q*功能表特征方程Q*=J·Q’+K’·Q状态图01J=1,K=XJ=X,K=1J=XK=0J=0K=X状态图D触发器（锁存器）特征方程：Q*=D01D=1D=0D=1D=0有使能端的D触发器：Q*=EN·D+EN’·QT触发器特征方程：Q*=T·Q’+T’·QT

QCP

Q时序逻辑电路的分析逻辑电路输出方程激励方程状态图状态表状态方程描述功能时序图Y=X·Q2·

Q1

J1=(X’·Q2’)’K1=(X·Q2’)’

J2=X’·Q1K2=(X’·

Q1’)’1、由电路得到激励方程2、由电路得到输出方程CPXYJQCLKKQ&&&&JQCLKKQ&&FF1FF2=X+Q2时钟同步状态机分析3、得到状态转换方程J-K触发器特征方程为：Q*=J·Q’+K’·QQ1*

=J1·

Q1’+K1’·

Q1=(X+Q2)·

Q1’+

X·Q2’·

Q1=Q2·Q1’+X·Q1’+X·Q2’·Q1=X’·

Q1·

Q2’+X’·

Q1’·

Q2

Q2*

=J2·

Q2’+K2’·

Q2Y=X·Q2·

Q1

J1=(X’·Q2’)’K1=(X·Q2’)’

J2=X’·Q1K2=(X’·

Q1’)’1、由电路得到激励方程2、由电路得到输出方程=X+Q24、由状态方程和输出方程列状态转换表Q1*

=Q2·Q1’+X·Q1’+X·Q2’·Q1Q2*

=X’·

Q1·

Q2’+X’·

Q1’·

Q2Y=X·Q2·

Q1001011100110000000000001状态转换表XQ2Q1Q2*Q1*Y0

000

010

100

111

001

011

101

11S00011011X0100,010,011,000,001,001,001,000,1Q2*Q1*,YQ2Q1X’·

Q2’·Q1+X’·Q2·Q1’

001/00/05、画状态图S00011011X0100,010,011,000,001,001,001,000,1Q2*Q1*,YQ2Q1011/01/0100/0110/00/01/1X/Y状态00：开始判断状态01：输入一个1状态10：连续输入10状态11：连续输入100逻辑功能：1001序列检测器输入端连续输入1001时，输出1X:0100100111001100100…Y:0000100000001000100…时序逻辑电路设计最简状态表

命题原始状态图编码状态表导出激励输出方程画逻辑图状态化简状态分配给定状态的设计问题1、状态/输出表用A表示输入数据；用Z表示检测结果。开始，等待第一个1STASTA/0A1/0A上捕获一个1A1STA/0A11/0A上连续捕获11A11OK/1A11/0A上连续捕获110OKSTA/0A1/0设计一个110串行数据检测器状态SA01S*/Z电路检测到输入连续出现110时，输出为1Mealy机1、状态/输出表STASTA/0A1/0A1STA/0A11/0A11OK/1A11/0OKSTA/0A1/0状态SA01S*/Z2、状态化简识别等效状态，如果两个状态对于所有输入组合产生相同的输出对于每种输入组合具有相同或等效的下一状态STA/1S*/ZSTA/0STAA1/03、状态编码0001100001110001100Q1Q00001111001A01000ddZ00/0Q1Q00001111001A00/000/101/010/010/0dd/ddd/d4、状态方程和输出方程STASTA/0A1/0A1STA/0A11/0A11STA/1A11/0状态SA01S*/Z0000/001/00100/010/01000/110/0Q1Q0A01Q1*Q0*/Z00/0Q1Q00001111001A00/000/101/010/010/0dd/ddd/d4、状态方程和输出方程0Q1Q00001111001A01000ddZZ=A’·Q10Q1Q00001111001A00011ddQ1*Q1*=A·Q1+A·Q00Q1Q00001111001A00100ddQ0*Q0*=A·Q1’·Q0’选择D触发器5、激励方程Q1*=A·Q1+A·Q0Q0*=A·Q1’·Q0’D1=A·Q1+A·Q0D0=A·Q1’·Q0’选择J-K触发器Q*=J·Q’+K’·Q=(A·Q1’)·Q0’+1’·Q0=A·Q1+A·Q0·(Q1+Q1’)=A·Q1+A·Q0·Q1+A·Q0·Q1’=A·Q1+A·Q0·Q1’J1=A·Q0K1=A’J0=A·Q1’K0=16、检查电路的自启动性当电路进入无效状态11后，A=0时，该电路是自启动的Z=A’·Q1Q1*=A·Q1+A·Q0Q0*=A·Q1’·Q0’7、画逻辑电路图（略）下一状态为00A=1时，下一状态为101/0110/1000/0011/00/0101/01/00/1状态表如果设计成Moore型？用A表示输入数据；用Z表示检测结果。电路检测到输入连续出现110时，输出为11、得到状态转换表开始，等待第一个1STASTAA1A上捕获一个1A1STAA11A上连续捕获11A11OKA11A上连续捕获110OKSTAA1状态SA01S*Moore机z0001对比(Merely)：STASTA/0A1/0A1STA/0A11/0A11OK/1A11/0OKSTA/0A1/0状态SA01S*/ZSTA/1S*/ZSTA/0STAA1/0思考： 同样的状态机电路设计，Merely型电路需要的状态数可能多些，还是Moore型电路需要的状态数可能多些？举例分析若J－K触发器原态为“1”，控制输入J=1，K=0，当有效时钟作用后Q（t+1）=（？）要使D触发器按Q*＝Q’工作，则D触发器的输入D=（？）

举例分析Mealy型电路的输出（

）。 a)仅与当时的输入有关 b)仅与当时的状态有关 c)与当时的输入及状态都有关

d)与当时的输入及状态都无关

实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（）。A.状态数目更多B.状态数目更少C.触发器更多D.触发器更少考试大纲－第六章掌握利用基本的逻辑门和已有的中规模集成电路（MSI）逻辑器件如译码器、编码器、多路选择器、多路分配器、异或门、比较器、全加器、三态器件等作为设计的基本元素完成更为掌握复杂的组合逻辑电路设计的方法；利用基本的逻辑门、时序元件作为设计的基本元素完成规定的钟控同步状态机电路的设计任务：计数器、位移寄存器、序列检测电路和序列发生器的设计；常用组合逻辑器件

(译码器和编码器)使能输入编码输出编码Map映射Decoder（译码器）Encoder（编码器）N-BitBinaryCode(n位二进制码)2n

中取1码使能输入编码输出编码Map映射2n中取1码n位二进制码(One-out-of2n)双2-4译码器74x139

74x1391XX1111

00011100011101

0101011

0110111InputsGBAOutputs

Y3_LY2_LY1_LY0_L(1/274x139双2-4译码器真值表)The74x1383-to-8Decoder

(3-8译码器74x138)G1G2A_LG2B_LY3=G1·G2A·G2B·C’·B·AEnable(使能)Select(选择)用译码器和逻辑门实现逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138F+5VF=(X,Y,Z)(0,3,6,7)当使能端有效时Yi=mi用译码器和逻辑门实现逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VFF=(X,Y,Z)(0,3,6,7)=M1·

M2·M4·M5=m1’

·

m2’

·m4’

·m5’F=(X,Y,Z)(1,2,4,5)ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VF

A2A1A0IDLEI7I6I5I4I3I2I1I0Highest-Priority(数大优先)优先编码器输入输出使能输出，用于级联EO选通输出GSEI_L有效没有输入请求EO_L有效EnableIputsEIEI_L有效有输入请求GS_L有效The74x148PriorityEncoder(优先级编码器74x148)多路复用器ENSELD0Dn-1YEnable使能Select选择n个1位数据源数据输出（1位）ENSELD0Dn-1YEnable(使能)Select(选择)NDataSources(n个b位数据源)DataOutput(数据输出)（b位）EN_LCBAYY_L1XXX0000000100100011010001010110011101D0D0’D1D1’D2D2’D3D3’D4D4’D5D5’D6D6’D7D7’8输入1位多路复用器ABC8选1MUXEN_LCBAYY_L1XXX0000000100100011010001010110011101D0D0’D1D1’D2D2’D3D3’D4D4’D5D5’D6D6’D7D7’(8输入1位多路复用器)TruthTablefora74x1518选1MUX输入G_LS1X000100001A2A3A4A1B2B3B4B2输入4位多路复用器TruthTablefora74x157输出1Y2Y3Y4Y1A2A3A4A2输入4位多路复用器1G_L2G_LBA1Y2Y11XX000000010010001101000101011001111000100110101011

001C02C01C12C11C22C21C32C31C001C101C201C30

02C002C102C202C3(4输入2位多路复用器74x153真值表)双4选1AB1G2G用数据选择器设计组合逻辑电路当使能端有效时，最小项之和形式ENABCD0D1D2D3D4D5D6D7YY74x151实现逻辑函数F=(A,B,C)(0,1,3,7)CBAVCCF例题：利用4-to-1MUX实现:解：观察逻辑逻辑函数表达式，每个与项都包含了变量A和C，因此用A、C作数据选择器的选择输入端，变换逻辑函数表达式如下MUXD0D1D2D3A0A1ENY对比：四选一MUX表达式令A1=A，A0=CEN’=0，D0=0，D1=D，D2=B，D3=B’YZWX00

01

11

10000111101111111YWX000111100110ZZZZZ’0思考：利用74x151实现逻辑函数F=(W,X,Y,Z)(0,1,3,7,9,13,14)降维：由4维3维ENABCD0D1D2D3D4D5D6D7YY74x151VCCYXWFZ利用74x151实现F=(W,X,Y,Z)(0,1,3,7,9,13,14)0

2

6

41

3

7

5YWX000111100110ZZZZZ’0加法器B3B0B1B2

∑74LS283CICOS3S0S1S2A3A0A1A2加法器应用举例用四位二进制加法器74x283设计四位二进制加法/减法器解：要实现加法和减法双重功能，需要有功能选择信号，用M表示。设A=A3A2A1A0为四位二进制被加数（或被减数），B=B3B2B1B0为四位二进制加数（或减数）。当M=0时，电路实现A+B的加法运算当M=1时，电路实现A-B的减法运算。减法运算用补码实现所以有即将减法运算变成了加法运算，但减数B的各位应该为原数值位的非考虑到异或门的特性所以通过四位加法器和异或门可以实现加法器/减法器计数器能够设计任意进制的计数器基本的时序逻辑电路基于MSI计数器（74163）的设计清零法置数法基于MSI计数器（74163）的分析4位二进制计数器CLR同步清零LD同步预置数RCO进位输出ENPENT使能端进位输出清零4位二进制计数器74x163的功能表01111CLK工作状态同步清零同步置数保持保持,RCO=0计数CLR_LLD_LENPENT0111

01

0

1174x161异步清零74x163工作于自由运行模式时的接线方法自由运行的’163可以用作2、4、8和16分频计数器01234567891011121314150其它MSI计数器74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）01234567890QAQBQCQDQC、QD都是十分频，但占空比不是50％74x169可逆计数器74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）UP/DNUP/DN=1加法计数（升序）UP/DN=0减法计数（降序）使能输入进位输出低电平有效其它MSI计数器计数器的级联CLOCKRESET_LLOAD_LCNTEND0D1D2D3Q4Q5Q6Q774x16374x163思考：利用低位的进位控制高位的时钟行不行？模m计数器（m>2n）先进行级联，再整体置零或预置数例：用74x163构造模193计数器两片163级联得8位二进制计数器（0～255）——采用整体清零法，0～192——采用整体预置数法，63～255256－193＝63若m可以分解：m=m1m2分别实现m1和m2，再级联6310=(00111111)2CLKCLRLDENPENTAQABQBCQCDQDRCO74x163CLKCLRLDENPENTAQABQBCQCDQDRCO74x16311001111+5VCLOCKCLR_LCLKCLRLDENPENTAQABQBCQCDQDRCO74x163CLKCLRLDENPENTAQABQBCQCDQDRCO74x16311001111CLOCKCLR_L+5VQ4Q5Q6Q7EN分析下面的电路的模为多少？CLKCLRLDENPENTAQABQBCQCDQD