CPAL电路的工作原理

CPAL电路功率时钟绝热电路CPAL电路的基本结构CPAL缓冲器的基本结构如下图所示它由两个主要部分组成：逻辑功能电路：由四个NMOS管（N1-N4）以互补传输逻辑（CPL）的形式构成晶体管N7和N8的作用是钳制输出节点的电压，使它不至于悬空负载驱动电路：由两对传输门（N5,P1和N6,P2）构成CPAL电路的基本结构mpmos0clkpcbpcvddpmosw=0.132ul=0.044uad=0.0145pas=0.0145ppd=0.352ups=0.352umnmos0clkxpc0nmosw=0.396ul=0.044uad=0.04356pas=0.04356ppd=0.616ups=0.616umpmos1clkpcpcbvddpmosw=0.132ul=0.044uad=0.0145pas=0.0145ppd=0.352ups=0.352umnmos1clkxbpcb0nmosw=0.396ul=0.044uad=0.04356pas=0.04356ppd=0.616ups=0.616umnmos2pcpcb00nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos3pcbpc00nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos4xbpc00nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos5xpcb00nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos1ininx0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos2ininbx0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos3inbinbxb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos4inbinxb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33uCPAL电路的基本结构CPAL的门电路可由CPL功能模块代替前图缓冲器中的N5~N8构成。与/与非门、或/或非门、异或/同或门、多路选择器如下图表示：由图我们可以看出，对CPAL电路来说，只要改变输入的NMOS电路，负载电路和钳制电路是不变的。CPAL基本电路mnmos1abbx0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos2bbx0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos3bbbxb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos4abbbxb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos0xsmula0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos1xsbmulb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos2xbsbmulbb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos3xbsmulab0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33u与/与非、异或/同或的结构类似，只要修改输入信号两相CPAL电路在绝热电路中，当功率时钟从峰值降到0时，输出信号也降为0，因此，很难保存信号。如右图所示，通过两相CPAL两级缓冲器后，输出OUT2比输入信号IN延迟了一个时钟周期。由此提出了基于两相CPAL电路的触发器。由图中可以看到，clk1比clk2超前半个周期。两相CPAL电路两相功率时钟产生器电路图如下：Figure1.

Two-phasenon-overlappower-clockgeneratorandpower-gatingscheme.两相CPAL五级缓冲器注意CLK1的上升下降时间和周期。以及CLK1和CLK2的关系延迟了2个时钟周期两相CPAL的D触发器基本的CPAL的D触发器电路结构如下图所示：Reset为重置端口，设为“1”时，Q置为“0”；为“0”时，多路选择器相当于CPAL缓冲器的功能。对绝热时序电路而言，当功率时钟关闭时，触发器所有的输出信号都会丢失。而传统时序电路的触发器一般都采用了在休眠操作下保存数据的技术。但是，传统数据保存触发器不是以绝热的方式工作的。两相CPAL的D触发器在t1到t2期间，当功率时钟clk1为低电平时，节点X电压保持在VDD–VTN。其中，VTN

为NMOS管的开门电压。因此，就算在休眠期间输入功能模块被关闭，X和Xb节点依然能够保持它们的状态。我们再回过头来看这幅图两相CPAL的D触发器

根据这一原理，我们可以构造具有数据保存功能的绝热D触发器，如下图所示：该触发器增加了Act和Ref两个使能端口。在空闲时间Act为0，减少了触发器的动态功耗两相CPAL的D触发器假设触发器可能很长一段时间处在休眠状态。Ref的功能是刷新保存的数值，防止因为漏电流而使数据流失。Act和Ref必须有一个是低电平以防止逻辑错误。该绝热触发器有三个工作状态:保持状态：

Act

和

Ref

都为0刷新状态：Act

为“0”

Ref

为“1”.在功率时

钟的控制下，X和Xb将被刷新为存储的Q和Qb。

正常状态：Act

为“1”

，Ref

为“0”，触发器正常工作两相CPAL的D触发器带功控开关的CPAL绝热D触发器四相CPAL电路结构基本原理与两相CPAL电路相似，这里不再重复四相CPAL电路中，前一个时钟比当前时钟超前四分之一个时钟周期同样，这里要注意功率时钟的波形以及它们之间的关系四相CPAL五级缓冲器延迟了一个周期为什么？加法器概述加法是最常用的运算操作，它也常常是限制速度的元件全加器是数字系统中非常重要的一个基本功能电路，我们可以根据真值表列出的全加和与进位输出的逻辑表达式，通过逻辑变换，找到合适的实现方案1bit全加器真值表AiBiCi-1CiSi00000001010100101110100011011011010111111bit全加器把上面的逻辑方程直接转变为CPAL电路重新组织方程组四相1bit全加器