第五章部分习题参考答案

个人采集整理仅供参照学习第五章部分习题参照答案5-10】一个1K*8的储藏芯片需要多少根地址线，数据输入输出线？解：n=log21024=10根。因为一次可读写8位数据，因此需要8根数据输入输出线。5-11】某计算机字长32位，储藏容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配状况？解：因为字长32位，因此64KB=16KW，要表示16K个储藏单元，需要14根地址线。因此按字编址的寻址范围是0000H～3FFFH。若按字节编址，假设采纳PC机常用的小端方案，则主存表示图以下：【5-13】现有1024×1的储藏芯片，若用它组成容量为16K×8的储藏器。试求：实现该储藏器所需芯片数目若将这些芯片分装在若干块板上，每块板的容量是4K×8，该储藏器所需的地址线的总位数是多少？此中几位用于选板？几位用于选片？几位用作片内陆点？解：需要16组来组成16K，共需芯片16×8=128片需要的地址线总位数是14位。因为共需4块板，因此2位用来选板，板内陆点12位，片内陆点10位。1个人采集整理仅供参照学习每块板的结构以以下列图2个人采集整理仅供参照学习4块板共同组成16K×8储藏器的结构图【5-15】某半导体储藏器容量16K×8，可选SRAM芯片的容量为4K×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。设计并画出该储藏器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。解：注：采纳全译码方式方案片选片内陆点A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000000000000000000000111111111111000100000000000000011111111111110010000000000000001011111111111100110000000000000011111111111111

4K4K4K4K由以上真值表可知，采纳全译码方式，A15，A14恒为0，A13，A12为00，01，10，11时分别选定4组不同样的4K的RAM芯片。可以写出片选逻辑表达式3个人采集整理仅供参照学习5-17】用容量为16K×1的DRAM芯片组成64KB的储藏器画出该储藏器的结构框图设储藏器的读写周期均为0.5微秒，CPU在1微秒内最少要访存一次，试问采纳哪一种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对所有储藏单元刷新一遍所需的实质刷新时间是多少？解：(1)结构框图以下(若看不清可以从”视图”菜单中调整显示比率)4个人采集整理仅供参照学习因为储藏器芯片规格为16K×1，因此，其芯片内部的储藏矩阵是128×128的储藏矩阵。若采纳集中刷新方式，则死区为0.5×128=64微秒。而CPU1微秒最少访存一次，长达64微秒的死区显然极为不合理。若采纳分别刷新方式，则需要将系统存取周期增添至1微秒，降低了整机速度，且刷新过于频频。因此，应该采纳异步刷新方式，假设同意的最大刷新间隔是2ms,则相邻两行刷新间隔为2ms/12815.625微秒。所有储藏单元刷新一遍实质时间是0.5*128=64微秒【5-18】有一个8位机，采纳单总线结构，地址总线16位(A15～A0)，数据总线8位(D7～D0),控制总线与主存有关的信号有MREQ(低电平有效同意访存)和R/W(高电平为读命令，低电平为写命令)。主存地址分配以下：从0～8191为系统程序区，有ROM芯片组成；从8192~32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区(上述地址均为十进制，按字节编址)。现有以下储藏芯片：8K×8的ROM，16K×1，2K×8，4K×8，8K×8的SRAM。从上述规格中采纳芯片设计该机的储藏器，画出主存的连接框图，并注意画出片选逻辑及与CPU的连接。解：注：该题第一应将十进制的单元数变换成对应的地址空间。可得系统程序区为0000H～1FFFH（8191）(8K)，用户程序区2000H～7FFFH(24K)，程序工作区8000H～87FFH(2K)。因此，采纳8K×8ROM一片，8K×8RAM3片，2K×8RAM1片。片选片内陆点A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A00000000000000000000111111111111100100000000000000011111111111111010000000000000001011111111111110110000000000000011111111111111110000000000000001000011111111111

8K8K8K8K2K由真值表解析可知，可以用A15，A14，A13经过3-8译码器进行片选，因为最后2K空间片内陆点只有11位，因此，经过一个或门共同参加片选工作。5个人采集整理仅供参照学习连接图以下【5-19】某半导体储藏器容量15KB，此中固化区8KB，可选EPROM芯片为4K×8；可选随机读写区7KB，可选SRAM芯片有：4K×4,2K×4,1K×4.地址总线A15～A0，双向数据总线D7～D0，R/W控制读写，MREQ为低电平常同意储藏器工作。设计并画出该储藏器逻辑图，注明地址分配，片选逻辑，片选信号极性等。解：注：该题采纳全译码方案，采纳2片4K×8的ROM，2片4K×4的RAM，2片2K×4的RAM，2片1K×4的RAM。片选片内陆点A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0000000000000000000001111111111110001000000000000000111111111111100100000000000000010111111111111

4K4K4K6个人采集整理仅供参照学习0011000000000000001101111111111100111000000000000011101111111111

2K1K由上表解析可知，A15，A14恒为零，可以经过A13，A12的四个不同样状态，00，01，10，11进行片选，采纳全译码方式，片选逻辑以下：4K的ROM地址是0000H～0FFFH，片选CS0=Y04K的ROM地址是1000H～1FFFH，片选CS1=Y14K的RAM地址是2000H～2FFFH，片选CS2=Y22K的RAM地址是3000H～37FFH，片选CS3=A11+Y31K的RAM地址是3800H～3BFFH，片选CS4=A10+A11+Y3EN=MREQ+A14+A15连接图以下：2K的RAM片内陆点线为A10～A0，1K的RAM的片内陆点线为A9～A0，图中未画出。【5-20】某计算机地址总线16位，访存空间64KB。外头设备与主存一致编址，I/O空间占用FC00～FFFFH。现用2164芯片(64K*1)组成主储藏器，设计并画出该储藏器逻辑图，并画出芯片地址线，数据线与总线的连接逻辑以及行选信号和列选信号的逻辑式，使接见I/O时不接见主存。动向刷新7个人采集整理仅供参照学习逻辑暂不考虑。解：I/O空间为1111110000000000～1111111111111111.可以看出，A15～A10恒为1.因此，当A15～A10不全为1时为主存的地址空间，此时应产生低电平片选：CS=A15*A14*A13*A12*A11*A10+MREQ【5-25】设某计算机主存容量为4MB，Cache容量为16KB，每块包括8个字，每字32位，设计一个4路组相联映像(即Cache每组内有4个块)的Cache组织，要求：画出主存地址字段中各段的位数设Cache的初态为空，CPU挨次从主存第0，1，2，3，99号单元读出100个字(主存一次读出一个字)，并重复按此次序读8次，问命中率是多少？若Cache的速度是主存的6倍，试问有Cache和无Cache对照，速度提升了多少倍？解：(1)主存容量4MB，因此地址共22位。每块为8×4=32字节，因此块内陆点是5位。4块为一组，因此组内块地址是2位。每组共32×4=128字节，Cache为16KB，共16KB/128B=128个组。因此组地址7位。主存可以分为4MB/16KB=256个区。因此区地址是8位。(2)解析：因为Cache的初态是空的，因此CPU接见0号字单元时未命中，此时需调入CACHE的0号块，因为Cache每块有8个字，0～7号单元的内容被调入Cache，故后续接见1～7号字单元时命中。以此类推，主存第0、1、2、99号字单元分别在0、1、2.12块中，因此CPU第一遍接见0～99号单元的过程中，每个块第1个单元均不命中，故共有13次未命中。而第二遍到8个人采集整理仅供参照学习第八遍接见时因为所有信息均已调入Cache，因此所有命中。命