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文档简介

主从D触发器数据流级建模、实验目的：学会并掌握QuartusII软件的使用；学会并掌握modelsim仿真软件的使用;学会并编写VerilogHDL语言。二、实验内容：本实验建立一个主从结构的D触发器，采取数据流语句。其电路图如下图1所示：图1：主从D触发器三、实验步骤：打开软件，创建一个新的工程，并在工程的目录下创建一个新的VerilogHDL文件。编写设计模块代码:moduleMSDFF(Q,Qbar,D,C);outputQ,Qbar;inputD,C;wireNotC,NotD,NotY,Y,D1,D2,Ybar,Y1,Y2;assignNotD=~D;assignNotC=~C;assignNotY=~Y;assignD1=~(D&C);assignD2=~(C&NotD);assignY=〜(D1&Ybar);assignYbar=〜(Y&D2);assignY1=〜(Y&NotC);assignY2=〜(NotY&NotC);assignQ=〜(Qbar&Y1);assignQbar=〜(Y2&Q);endmodule。编译，若出现错误则修改代码直到0错误。编写测试模块代码：'timescale1ns/1psmoduletb_32;regd;regclk;wireq,qbar;initialclk=0;always#5clk=~clk;initialbegind=0;#7d=1;#4d=0;#9d=1;#11d=0;#20$stop;endMSDFFms_dff(q,qbar,d,clk);endmodule编译，若出现错误则修改代码直到0错误。6.添加仿真所需的测试文件：选择Assignments>Setting>EDAToolSetting>Simulation，打开窗口。在NativeLinksetting下，选择Compiletestbench:标签，单击TestBenches按钮，。单击New，弹出设置窗口，命名Testbenchname，在Filename:处，点击…按钮，添加文件路径；单击Add。连续三次单击OK，返回QuartusII主题窗口。7.仿真：选择Tools>RunSimulationTool>RTLSimulation进行RTL仿真。仿真结果如下图2所示:图2：modelsim仿真波形图在每次clk下降沿时，q值根据d值发生变化，可知结果是正确的。四、实验总结在本次课程设计中，经历了最初的毫无思路，到初步实验、不断出现错误，再逐步修改的三个过程。在此期间，既加深学习了FPGA这门课程的基本知识理论，

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