zybchEDA设计流程及其工具

第2章EDA设计流程及其工具2.1：FPGA/CPLD设计流程2.2：ASIC及其设计流程2.3：常用EDA工具2.4：MAXPLUSII概述2.5：IP核2.1FPGA/CPLD设计流程FPGA：现场可编程门阵列

CPLD：复杂可编程逻辑器件★这2种器件的一般开发流程为：(OneTimeProgramming)功能仿真原理图/HDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载逻辑综合器结构综合器1.功能仿真2.时序仿真时序与功能门级仿真FPGA/CPLD器件和电路系统1.isp方式下载2.JTAG方式下载3.针对SRAM结构的配置4.OTP器件编辑1、设计输入（原理图/HDL文本编辑）将需设计的电子系统的功能和结构以图形或文本方式表达。●图形输入：原理图输入、状态图输入、波形图输入原理图方式应用最为广泛,原理图输入对原理图进行功能验证后再进行编译即可转换为网表文件。但此方法一般仅实用于小电路。对于稍大的电路，其可读性、可移植性差。波形图主要应用于仿真功能测试时产生某种测试信号;状态图常用于建模中。●HDL文本输入：目前主流输入方式，是最有效的方式，其可读性、可移植性好、便于存档。2、综合将前面输入的原理图、HDL语言描述转化为电路实现的门级网表的过程；是从抽象到具体实现的关键步骤；综合的结果不是唯一的；为达到性能要求，往往对综合加以约束。3、适配将网表文件转换为适应于特定目标器件的可下载的最终文件。适配对象直接与器件的结构细节相对应。4、行为仿真、功能仿真、时序仿真仿真就是让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计，排除错误。行为仿真：在综合以前对VHDL所描述的内容进行行为仿真，即将VHDL设计源程序直接送到VHDL仿真器中仿真。此时的仿真只是根据VHDL的语义进行的，与具体电路没有关系。在这时的仿真中，可以充分发挥VHDL中的适用于仿真控制的语句及有关的预定义函数和库文件。功能仿真：直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性，如延时特性。直接进行功能仿真的好处是设计耗时短，对硬件库、综合器等没有任何要求。大的设计项目一般先进行功能仿真，确认逻辑功能满足要求后，再进行综合、适配、时序仿真。时序仿真：接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，仿真精度高。仿真的文件必须来自针对具体器件的布线/适配器所产生的仿真文件。综合后所得的EDIF等网表文件通常作为适配器的输入文件，产生的网表文件中包含了较为精确的延时信息。将这个网表文件送到仿真器中进行仿真，就可以得到精确的时序仿真结果了。EDA设计流程图目前流行多种网表文件格式，其中最通用的是EDIF格式的网表文件。Xilinx的XNF网表文件格式也很流行，一般只在使用Xilinx的FPGA/CPLD时才会用到XNF格式。VHDL文件格式也可以用来描述电路网络，即采用VHDL语法描述各级电路互连，称之为VHDL网表，它描述的电路与生成的EDIF/XNF等网表文件一致。VHDL网表文件采用VHDL语法，只是其中的电路描述采用了结构描述方法，即首先描述了最基本的门电路，然后将这些门电路用例化语句连接起来。EDA设计流程图注意：图中有两两个仿真真器，一一是VHDL仿真器器，一个是是门级仿真真器，都能进进行功能仿真真和时序仿真真。两者仿真真用的文件格式式不同，即即网表文文件不同同。在综合之之后，VHDL综合器器一般都都可以生生成一个个VHDL网表表文件。。这样的VHDL网表文文件再送送到VHDL仿真器器中进行功功能仿真真，仿真真结果与与门级仿真真器所做的功功能仿真真的结果果基本一一致。5、编程程下载将适配后后的下载载文件，，通过通通信电缆缆或专用用编程器器写至相相应目标标器件的的过程。。6、硬件件测试将含有载载入了设设计的FPGA或CPLD的的硬件系系统进行行统一测测试，以以便最终终验证设设计项目目在目标标系统上上的实际际工作情情况。2.2ASIC及及其设计计流程ASIC分为：：数字ASIC、模拟拟ASIC、数数模混合合ASIC。2.2.1ASIC设计方方法ASIC设计方方法全定制法法半定制法法门阵列法法标准单元元法可编程逻逻辑器件件法2.2.2一一般ASIC设计的的流程系统规格设计系统级描述RTL级描述逻辑综合优化门级网表输出门级网表布局/布线布局后模拟/验证FPGA/ASIC实现RTL级级仿真门级仿真真系统级仿仿真前端设计计后端设计计2.3常常用用EDA工具用EDA技术设设计电路路可以分分为不同同的技术术环节，，每一个个环节中中必须有有对应的的软件包包或专用用的EDA工具具独立处处理。EDA工工具大致致可以分分为以下下5个模模块。设计输入入编辑器器仿真器HDL综综合器适配器（（或布局局布线器器）下载器2.3.1设计输入入编辑器器通常专业业的EDA工具具供应商商或各可可编程逻逻辑器件件厂商都都提供EDA开开发工具具，在这这些EDA开发发工具中中都含有有设计输输入编辑辑器，如如Xilinx公司的的Foundation、ISE，Altera公司的的MAX+plusII、QUARTUS等。一般的设设计输入入编辑器器都支持持图形输输入和HDL文文本输入入。图形输入入通常包包括原理图输输入、状状态图输输入和波形图输输入三种常用用方法。。2.3.2HDL综合器硬件描述述语言诞诞生的初初衷是用用于设计计逻辑电电路的建建模和仿仿真，但但直到Synoposys公司推出出了HDL综合合器后，，才可以以将HDL直接接用于电电路设计计。HDL综综合器是是一种用用EDA技术实实施电路路设计中中完成电电路化简简、算法法优化、、硬件结结构细化化的计算算机软件件，是将将硬件描描述语言言转化为为硬件电电路的重重要工具具。HDL综综合器在在把可综综合的HDL（（Verilog或VHDL）转化为为硬件电电路时，，一般要要经过两两个步骤骤。第1步是是HDL综合器器对Verilog或或VHDL进行行处理分分析，并并将其转转换成电电路结构构或模块块。这时是不不考虑实实际器件件实现的的，即完完全与硬硬件无关关，这个个过程是是一个通通用电路路原理图图形成的的过程。。第2步是是对应实实际实现现目标器器件的结结构进行行优化，，并使之之满足各各种约束束条件，，优化关关键路径径等。HDL综综合器的的输出文文件一般般是网表表文件，，可以是是：用于电路路设计数数据交换换和交流流的工业业标准化化格式的的文件；；直接用硬硬件描述述语言HDL表表达的标标准格式式的网表表文件；；对应FPGA/CPLD器件件厂商的的网表文文件。HDL综综合器是是EDA设计流流程中的的一个独独立的设设计步骤骤，它往往往被其其他EDA环节节调用，，完成整整个设计计流程。。2.3.3仿真器在EDA技术中中仿真的的地位非非常重要要，行为为模型的的表达、、电子系系统的建建模、逻逻辑电路路的验证证以及门门级系统统的测试试，每一一步都离离不开仿仿真器的的模拟检检测。在EDA发展的的初期，，快速地地进行电电路逻辑辑仿真是是当时的的核心问问题，即即使在现现在，各各个环节节的仿真真仍然是是整个EDA设设计流程程中最重重要、最最耗时的的一个步步骤。因此，仿仿真器的的仿真速度度、仿真的准准确性和易用性成为衡量量仿真器器的重要要指标。。按处理的的硬件描描述语言言类型，，HDL仿真器器可分为为：VHDL仿真器器Verilog仿真器器混合VHDL仿仿真器其他HDL仿真真器常用的仿仿真器有有：ModelTechnology公司的ModelsimCadence公司的Verilog-XL和NC-SimAldec公司的ActiveHDLSynopsys公司的VCS等。2.3.4适适配器（布局局布线器器）完成目标标系统在在器件上上的布局局布线，，通常由由厂商提提供的专专门针对对器件的的软件来来完成。。适配器最最后输出出的是厂厂商自定定义的下下载文件件，包括括：时序仿真真文件适配技术术报告文文件面向第三三方EDA工具具的输出出文件编程下载载文件2.3.5下下载器（编程程器）将设计下下载到对对应器件件，实现现硬件设设计。一一般由厂厂商提供供的专门门针对器器件的下下载软件件和下载载电缆线线完成。。FPGAExpress：VHDL/Verilog综合软件件，简单易易用，但但有人反反映其对对Verilog的支持不不够强,Synopsys公司出品品。Spectrum：VHDL/Verilog综合软件件，可以加加比较多多的约束束条件。。可控性性较强，，Mentor公司出品品。常见的EDA工工具Synplify：VHDL/Verilog综合软件件，口碑相相当不错错，Synplicity公司出品品。FPGACompilerII：VHDL/Verilog综合软件件，Synopsys公司出品品。常见的EDA工工具Active-HDL：VHDL/Verilog仿真软件件，简单易易用，Aldec公司出品品。Modelsim：VHDL/Verilog仿真软件件，功能比比Active-HDL强大大，使用用比Active-HDL复复杂，Mentor公司出品品。NC-Verilog/NC-VHDL：很好的Verilog/VHDL仿真软件件，其中NC-Verilog的前前身是著著名的Verilog仿真软软件Verilog-XL，，Cadence公司出品品。FPGAAdvantage：VHDL/Verilog完完整开发系统统，可以完完成除了了布线以以外所有有的工作作，Mentor公司出品品。一种最常常用的用用于FPGA/CPLD开发设计计的软件件平台，，其主要要功能和和设计流流程为：：图形或HDL编辑器CompilerNetlistExtractorDatabaseBuilderLogicSynthesizerPartitionerFitterTimingSNFExtractorAssembler编程器设计输入综合或编译适配器件仿真下载编译网表提取数据库建立逻辑综合逻辑分割适配延时网表提取编程文件汇编2.4MAX+PLUSⅡⅡ概述设计输入MAX+PLUSII图形编辑器MAX+PLUSII文本编辑器器件编程MAX+PLUSII编程器项目编译编译器网表提取器适配逻辑综合器数据库建库器项目校验MAX+PLUSII仿真器MAX+PLUSII时间分析器MAX+PLUSII信息处理理器和层次显示示MAX+PLUSⅡ的的管理器器窗口输入符号总线节点名称74163符号输出符号连接点输入管脚名输出管脚名总线名称MAX+PLUSⅡ的的原理图图编辑器器MAX+PLUSⅡ的的HDL文本编编辑器MAX+PLUSⅡ的的波形编编辑器具有知识识产权的IP模块的使使用是现现代数字字系统设设计最有有效方法法之一。。IP模块块一般是是比较复复杂的模模块，如如数字滤滤波器、、总线接接口、DSP、、图像处处理单元元等。这类模块块设计工工作量大大，设计计者重新新设计时时，往往往需要在在设计、、仿真、、优化，，逻辑综综合、测测试等方方面化费费大量劳劳动。各EDA公公司均均设有有IP中心心，在在网上上为设设计者者提供供服务务。网络上上已有有丰富富的各各类IP出出售，，使设设计者者之间间资源源共享享，加加快产产品设设计，，降低低产品品设计计风险险。分为软IP、固固IP和硬IP。2.5IP核核软IP以HDL代代码形形式存存在。。设计周周期短短，设设计投投入少少。不涉及及物理理实现现，为为后续续设计计留有有空间间，增增大了了IP的灵灵活性性和适适应性性。需要设设计人人员深深入理理解HDL代码码，并并将其其转换换成掩掩膜布布局以以产生生合理理的物物理层层设计计结果果。在一定定程度度上使使后续续工