常用中规模组合逻辑电路设计

会计学1常用中规模组合逻辑电路设计中规模通用集成电路应用

数据选择器译码器

编码器

二进制并行加法器第1页/共78页

加法器11011001+A=1101,B=1001，计算A+B。011010011加法运算的基本规则：(1)逢二进一。(2)最低位是两个数最低位的叠加，不需考虑进位。(3)其余各位都是三个数相加，包括加数被、加数和低位来的进位。(4)任何位相加都产生两个结果：本位和、向高位的进位。用半加器实现用全加器实现第2页/共78页半加器1+)010+)110+)001+)110进位C半加器真值表ABSC0000011010101101S=AB+AB=ABC=AB

半加运算不考虑从低位来的进位。设：A加数；B被加数；S本位和；C进位。第3页/共78页S=AB+AB=ABC=AB半加器逻辑电路图A&＝1BSC半加器COABSC第4页/共78页全加器全加器CICOAnBnCn-1SnCn本位加数低位向本位的进位本位和本位向高位的进位

能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。第5页/共78页全加器真值表Cn-1AnBnSnCn

0000000110010100110110010101011100111111能否用两个半加器来实现全加器功能？第6页/共78页Sn=Cn-1

(An

Bn)Cn=AnBn+Cn-1(An

Bn)An&＝1Bn&＝1Cn-1SnCn1全加器由2个半加器构成一个全加器半加器第7页/共78页全加器的逻辑图和逻辑符号第8页/共78页

用与门、或门实现第9页/共78页

用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：第10页/共78页第11页/共78页

实现多位二进制数相加的电路称为加法器。1、串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。加法器第12页/共78页2、并行进位加法器（超前进位加法器）本位进位生成项本位运算结果进位表达式和表达式4位超前进位加法器递推公式第13页/共78页超前进位发生器第14页/共78页加法器的级连集成二进制4位超前进位加法器第15页/共78页1、8421BCD码转换为余3码BCD码+0011=余3码2、二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。加法器的应用第16页/共78页例3用一个4位二进制并行加法器和六个与门设计一个乘法器，实现A×B,其中A=a3a2a1,B=b2b1.

解：根据乘数和被乘数的取值范围，可知乘积范围处在0～21之间。故该电路应有5个输出，设输出用Z5Z4Z3Z2Z1表示，两数相乘求积的过程如下：

被乘数

a3a2a1×

乘数b2b1a3b1a2b1a1b1＋

a3b2a2b2a1b2Z5Z4Z3Z2Z1第17页/共78页第18页/共78页

例4用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。

解:根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则"和"需要减3；若相加结果有进位产生，则"和"需要加3。

据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图7.6所示。其中，片Ⅰ用来对两个1位十进制数的余3码进行相加，片Ⅱ用来对相加结果进行修正。修正控制函数为片Ⅰ的进位输出FC4，当FC4=0时，将片Ⅰ的"和"输出送至片Ⅱ，并将其加上二进制数1101(即采用补码实现运算结果减二进制数0011)；当FC4=1时，将片Ⅰ的"和"输出送至片Ⅱ，并将其加上二进制数0011，片Ⅱ的"和"输出即为两余3码相加的"和"数。第19页/共78页第20页/共78页能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。加法器小结第21页/共78页译码器

译码器:是对具有特定含义的输入代码进行“翻译”，将其转化成相应的输出信号。常见译码器有二进制译码器、二-十进制译码器和数字显示译码器。

二进制译码器是:能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。

第22页/共78页

二进制译码器常用类型:2线—4线译码器型号:74LS1393线—8线译码器型号:74LS1384线—16线译码器型号:74LS154用途:计算机中的地址译码电路第23页/共78页(1)2线—4线译码器

A1A0Y1Y3Y0Y2真值表Y2A1A0Y1Y3001110011101101011110111Y0Y0画关于的卡诺图A1A001111100Y0=A1+A0=A1A0写出关于的逻辑式Y0第24页/共78页同理写出其他输出量的逻辑式Y0=A1+A0=A1A0Y2=A1+A0=A1A0Y1=A1+A0=A1A0Y3=A1+A0=A1A011&&&&Y0Y1Y2Y3A1A074LS139第25页/共78页(2)3线—8线译码器（74LS138）A0A1A2Y0Y1Y7A2A1A0000只

=0Y0001只

=0Y1111只

=0Y7(逻辑电路设计略,设计方法同2—4译码器)第26页/共78页74LS138引脚排列图和逻辑符号第27页/共78页输

入

S1

S2+S3

A2

A1

A0输

出

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y71

0

0

0

0

1

0

0

0

1

1

0

0

1

0

1

0

0

1

1

1

0

1

0

0

1

0

1

0

1

1

0

1

1

0

1

0

1

1

1

0

d

d

d

d

d

1

d

d

d0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

174LS138译码器真值表

第28页/共78页

例1用译码器和与非门实现逻辑函数

F(A,B,C,D)=∑m(2,4,6,8,10,12,14)

解:给定的逻辑函数有4个逻辑变量，可采用4-16线的译码器和与非门实现。也可以充分利用译码器的使能输入端，用3-8线译码器实现4变量逻辑函数。第29页/共78页将逻辑变量B、C、D分别接至片Ⅰ和片Ⅱ的输入端A2、A1、A0，逻辑变量A接至片Ⅰ的使能端和片Ⅱ的使能端S1。这样，当输入变量A=0时，片Ⅰ工作，片Ⅱ禁止，由片Ⅰ产生m0～m7；当A=1时，片Ⅱ工作，片Ⅰ禁止，由片Ⅱ产生m8～m15。将译码器输出中与函数相关的项进行"与非"运算，即可实现给定函数F的功能。第30页/共78页(3)4线—16线译码器（74LS154）(逻辑电路设计略,设计方法同2—4译码器)0001只

=0A2A1A00000只

=0Y0Y11111只

=0Y15A3A0A1A2Y0Y1Y15A3第31页/共78页译码器的应用举例:(1)模拟信号多路转换的数字控制输入模拟电压模拟电子开关u0u1u2u3译码器A1A0Y0Y1Y2Y3u输出模拟电压数字控制信号第32页/共78页(2)计算机中存储器单元及输入输出接口的寻址0单元1单元2单元3单元控制门控制门控制门控制门译码器A1A0Y0Y1Y2Y3或接口单元存储器单元

计算机中央控制单元

(CPU)数据线地址线单元选择线第33页/共78页

二-十进制译码器的功能:

将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。

二-十进制译码器74LS42译码器引脚排列图

第34页/共78页74XX42BCD—十进制译码器功能表数

字BCD输入十进制输出DCBA012345678900000LHHHHHHHHH10001HLHHHHHHHH20010HHLHHHHHHH30011HHHLHHHHHH40100HHHHLHHHHH50101HHHHHLHHHH60110HHHHHHLHHH70111HHHHHHHLHH81000HHHHHHHHLH91001HHHHHHHHHL无

效1010HHHHHHHHHH1011HHHHHHHHHH1100HHHHHHHHHH1101HHHHHHHHHH1110HHHHHHHHHH1111HHHHHHHHHH第35页/共78页

显示译码器二-十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。第36页/共78页显示器件：常用的是七段显示器件七段LED显示器－－数码管abcdefg第37页/共78页显示器件：常用的是七段显示器件abcdfgabcdefg111111001100001101101e第38页/共78页七段显示译码电路真值表十进制数

A3A2A1A0

YaYbYcYdYeYfYg

显示字形

0

0000

11111

100

1

0001

01100001

2

001011011012

3

001111110013

4

010001100114

5

010110110115

6011000111116

7

011111100007

8

100011111118

9

100111100119

第39页/共78页A3A2A1A000110100100111101111111000无所谓项当1处理先设计输出Ya的逻辑表示式及电路图Ya=A3+A2A0+A2A1+A2A0=A3•A2A0•A2A1•A2A0A3A2A1A0Ya000001100010200101

300111

401000

501011

601100701111810001

910011第40页/共78页以同样的方法可设计出Yb-Yg的逻辑表示式及其电路图；将所有电路图画在一起，就得到总电路图。将此电路图集成化，得到七段显示译码器的集成电路74LS4874LS48GNDVcc电源＋5V地A3A2A1A0YaYbYdYfYeYgYcLTIBIBR七段数码管显示译码器第41页/共78页IB为0时，使Ya--Yg=0，全灭。IBR

为0，且A3～A0＝0时，使Ya-Yg=0，全灭。控制端控制端七段数码管显示译码器输入数据输出为0时，使Ya--Yg=1,亮“8”，说明工作正常。LT：测试端LTIB：灭灯端(输入)IBR：灭零输入端：灭零输出端YBR控制端功能74LS48GNDVcc电源＋5V地A3A2A1A0YaYbYdYfYeYgYcLTIBRIB/YBRYBR，当IBR＝0且A3～A0＝0时，YBR＝0；否则YBR＝1第42页/共78页七段显示译码器74LS48与数码管的连接＋5Vabcdefg74LS48GNDVcc电源＋5VA3A2A1A0YaYbYdYfYeYgYcLTIBIBR输入信号此三控制端不用时，通过电阻接高电平。BCD码第43页/共78页编码器编码是译码的反过程，是给不同的输入信号分配一个二进制代码的过程

根据编码信号的不同，可分为二进制编码器和二-十进制编码器(又称十进制-BCD码编码器)根据对被编码信号的不同要求，可分为普通编码器和优先编码器

普通二进制编码器给出输入的信号对应的二进制编码，有2n个输入信号和n个输出信号，称为2n：n线编码器。二-十进制编码器的输入信号是互斥的，即任何时候只允许一个输入端为有效信号。第44页/共78页二、编码器功能：输入m位代码输出n位二进制代码m≤2n逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出（一）二进制编码器将输入信号编成二进制代码的电路如图：三位二进制编码器（8线—3线编码器）。任何时刻只允许一个输入端有信号输入第45页/共78页优先编码器优先编码器就是在输入端有多个有效信号时，按照优先级的顺序对优先级高的进行编码的编码器，低优先级的不进行编码。注意书中page195页的真值表，表中“d”代表任意项，可以看出同时几个输入信号有效时，编码器将输出优先级最高的那个输入信号所对应的二进制编码，这里是I7优先级最高，并且是低电平有效。第46页/共78页8线—3线优先编码器74LS148编码输出编码输入使能输入使能输出扩展输出第47页/共78页～：输入，低电平有效。优先级别依次为～～：编码输出端：使能输入端；＝０时，编码，＝１时，禁止编码。：使能输出端，编码状态下（=0），若无输入信号，=0：扩展输出端，编码状态下（=0），若有输入信号，=0管脚定义：第48页/共78页优先编码器的应用(1)用优先编码器74LS148设计一个能对16路中断请求进行优先级裁决的中断优先编码器。

解：（1）编码器输入16线,用两片8-3线编码器，高位为第一片，低位为第二片（2）实现优先编码：高位选通输出与低位控制端连接（3）第一片工作时,编码器输出：0000-0111第二片工作时,编码器输出:1000-1111第49页/共78页

数据选择器和数据分配器在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。将传送来的或处理后的信息分配到各通道去。数据选择器数据分配器多输入一输出选择一输入多输出分配第50页/共78页52

数据选择器集成组合逻辑电路从多个数据中选择出一个数据通道，也叫多路转换器其功能类似一个多头开关，是一个多输入、单输出的组合逻辑电路。D0D1FA输入输出控制第51页/共78页53

2选1数据选择器1&&D0D1A1FAF0D01D1F=AD0+AD1输入数据输出数据控制信号集成化D0D1YA型号:74LS157第52页/共78页54

4选1数据选择器(集成电路型号:74LS153)A1

A0Y

00

D0

01

D110

D2

11

D3

Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3D0A0D3D2D1A1Y第53页/共78页55Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3&&&&1DOD1D2D311YA0A1第54页/共78页56&&123456&&78910111213141516地1Y1D01D11D21D3A12S2D22Y2D02D12D3A0电源1STTL集成电路：双4选1数据选择器型号:74LS153（国产T1153--T4153)输出输入A0A1SY10000010100110D0D1D2D3第55页/共78页578选1数据选择器-74LS151第56页/共78页58数据选择器74LS151的扩展第57页/共78页59数据选择器实现逻辑函数原理：从前述分析可知，数据选择器是地址选择变量的最小项输出器；而任何一个逻辑函数都可以表示为最小项之和的标准形式。因此，用数据选择器可以很方便地实现逻辑函数。方法：表达式比较法（公式法）；卡诺图比较法。1）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。2）当逻辑函数的变量个数多于数据选择器的地址输入变量个数时，应分离出多余的变量，将余下的变量分别有序地加到数据选择器的地址输入端上。第58页/共78页60确定数据选择器确定地址变量21n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数1选用74LS153274LS153有两个地址变量。第59页/共78页61求Di3（1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3第60页/共78页62画连线图44

C

C01AB0

Y

74LS153

D0D1D2D3A1A0S

L

第61页/共78页63求Di的方法（2）真值表法C=1时L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0时L=1，故D1=C第62页/共78页64求Di的方法（3）图形法D0D1D3D2第63页/共78页65用数据选择器实现函数：例①选用8选1数据选择器74LS151②设A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1第64页/共78页66④画连线图第65页/共78页671）.用具有n个地址端的数据选择器实现n变量函数

例1用8选1数据选择器实现逻辑函数Y=AB+AC+BC。解：A：表达式比较法求解。（1）将函数表达式转换为标准与-或表达式如下：（2）令A=A2、B=A1、C=A0，将上述表达式与8选1数据选择器输出函数表达式比较可得：D0=D1=D2=D4=0，D3=D5=D6=D7=1第66页/共78页68解：B：卡诺图比较法求解。（1）分别作出逻辑函数卡诺图和