数字逻辑与数字系统6-2

数字逻辑与数字系统湖南科技大学计算机科学与工程学院主讲：余庆春Email：fishhead_516@126.com本章内容第六章时序逻辑电路1

概述2

时序逻辑电路的分析方法3

常用的时序逻辑电路的工作原理与逻辑功能（计数器、寄存器等）4时序逻辑电路的设计方法数字逻辑与数字系统湖南科技大学计算机科学与工程学院第六章时序逻辑电路6.3计数器异步计数器1.异步二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。数字逻辑与数字系统湖南科技大学计算机科学与工程学院异步计数器1.异步二进制加法计数器二进制加法计数器状态表从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,这个进位信号应使相邻的高位触发器翻转。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)数字逻辑与数字系统湖南科技大学计算机科学与工程学院FF01J1KC1Q0Q1FF11J1KC11CP

JK触发器构成的异步二进制加法计数器异步计数器1.异步二进制加法计数器2位二进制加法计数器（1）写时钟方程CP0=CPCP1=Q0（2）写驱动方程T0=T1=1（3）求状态方程T’触发器特性方程得到状态方程：数字逻辑与数字系统湖南科技大学计算机科学与工程学院CP序号Q1nQ0nQ1n+1Q0n+1CP1CP0100234FF01J1KC1Q0Q1FF11J1KC11CP2位二进制加法计数器（4）列状态表设初始状态Q0=Q1=0CP0=CPCP1=Q0下降沿触发101→0↓0→1↑1001→0↓1→0↓1011→0↓10→1↑1111→0↓01→0↓0数字逻辑与数字系统湖南科技大学计算机科学与工程学院FF01J1KC1Q0Q1FF11J1KC11CP2位二进制加法计数器（5）画状态图00：01：10：11：（6）画时序图CPQ0Q1（7）检查自启动只存在一个有效循环，故能自启动数字逻辑与数字系统湖南科技大学计算机科学与工程学院FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDFF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRD11J1K1J1K1J1K1J1KC1CPC1Q0C1Q1C1Q2异步计数器1.异步二进制加法计数器4位二进制加法计数器

异步置0端上加负脉冲，各触发器置0。正常计数时，为高电平。

只要低位触发器由1状态翻转到0状态，相邻高位触发器接收到有效CP触发沿，该触发器的状态就翻转。数字逻辑与数字系统湖南科技大学计算机科学与工程学院00010010CPQ3Q0Q1Q20000来一个CP

翻转一次

来一个Q0

翻转一次

来一个Q1

翻转一次

来一个Q2

翻转一次

11110000输入第“1”个计数脉冲时，计数器输出为“0001”；输入第“2”个计数脉冲时，计数器输出为“0010”。输入第“15”个脉冲时，输出“1111”，当输入第“16”个脉冲时，输出返回初态“0000”，且Q3

端输出进位信号下降沿。因此，该电路构成4位二进制加法计数器。依次输入脉冲时，计数状态按

4位二进制数递增规律变化。◆

工作原理数字逻辑与数字系统湖南科技大学计算机科学与工程学院下面总结一下用不同种类触发器构成异步二进制计数器的方法。异步二进制计数器的构成方法CPi

=Qi

-1CPi=Qi

-1减法计数CPi=Qi

-1CPi

=Qi

-1加法计数下降沿触发式上升沿触发式计数触发器的触发信号接法计数规律将触发器接成计数触发器，然后级联，将计数脉冲CP从最低位时钟端输入，其他各位时钟端接法如下表：异步计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院计数器为什么能用作分频器？怎么用？模

M

计数器也是一个M

分频器，M

分频器的输出信号即为计数器最高位的输出信号。CPQ3Q0Q1Q24位二进制加法计数器工作波形

计数器用作分频器数字逻辑与数字系统湖南科技大学计算机科学与工程学院异步计数器1.异步十进制减法计数器

设计异步十进制减法计数器（1）写状态表（2）画转换图十进制计数器态序表

101001900008100070100611005101040110311102000111001Q0Q1Q2Q3计数器状态计数顺序解：分析四位二进制数表示一位十进制数（8421码）Q3Q2Q1Q0,输出借位信号B数字逻辑与数字系统湖南科技大学计算机科学与工程学院异步计数器1.异步十进制减法计数器

设计异步十进制减法计数器十进制计数器态序表

101001900008100070100611005101040110311102000111001Q0Q1Q2Q3计数器状态计数顺序（3）输出方程：数字逻辑与数字系统湖南科技大学计算机科学与工程学院时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。（4）画时序图选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。数字逻辑与数字系统湖南科技大学计算机科学与工程学院状态方程（5）求状态方程数字逻辑与数字系统湖南科技大学计算机科学与工程学院将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。（6）写驱动方程（7）画电路图（8）检查自启动数字逻辑与数字系统湖南科技大学计算机科学与工程学院第六章时序逻辑电路6.3计数器集成计数器74LS934位二进制计数器74LS160同步十进制(加法)计数器74LS1614位同步二进制计数器74LS1634位二进制计数器,有同步复位74LS190单时钟同步,十进制加减(可逆)计数器74LS191同步模16二进制可逆计数器74LS193双时钟同步,模16可逆计数器（异步计数器）74LS290十进制计数器(2-5-10异步计数器)数字逻辑与数字系统湖南科技大学计算机科学与工程学院1.74163集成计数器74163是同步4位二进制加法计数器。其电路如图所示：第六章时序逻辑电路6.3计数器集成计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院置数信号时钟输入输出信号进位输出使能信号清零信号数据输入74163逻辑电路图数字逻辑与数字系统湖南科技大学计算机科学与工程学院1.74163集成计数器集成计数器⑴清零。⑵置数。输入一个CP上升沿,则不管其它控制端如何，计数器置数，即Q3Q2Q1Q0=D3D2D1D0。称为同步置数。CR是具有最高优先级别的同步清零端;当CR=0且在CP上升沿时,不管其它控制信号如何,计数器清零。称为同步清零。当CR=1时，具有次优先权的为LD,当LD=0时,数字逻辑与数字系统湖南科技大学计算机科学与工程学院时，在CP上升沿触发下，计数器进行加法计数。⑷保持不起作用，计数器保持原状态不变。⑸实现二进制计数的位扩展Q3Q2Q1Q0=1111,且使能信号CTT=1时，产生一个高电平，作为向高4位级联的进位信号，构成8位以上二进制的计数器。当CR=LD=1,且优先级别最低的使能端CTP=CTT=1当CR=LD=1,且CTP和CTT中至少有一个为0时,CP将⑶计数进位输出CO=Q3Q2Q1Q0CTT,即当计数到

1.74163集成计数器集成计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院序号输入输出清零CR

使能CTPCTT

置数LD时钟CP并行输入D0D1D2D3Q0Q1Q2Q31234501111

XXXX110XX0X0111

XX

XXXXd0d1d2d3XXXXXXXXXXXX

0000d0d1d2d3

计数保持保持

74LS163功能表1.74163集成计数器集成计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院74LS163逻辑符号图该计数器的清零属于依靠CP驱动，故称同步清零方式。1.74163集成计数器集成计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院如果让计数器从0000开始计数，可用两个方法实现，一种是先清零后计数,另一种是先预置0000然后计数。计数器的时序图集成计数器1.74163集成计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院扩展为8位以上二进制计数器的方法举例说明如下:C0=1,2#才有CTP=CTT=1的条件,高电平只持续一个周期,下一周期到来时,1#片的Q3Q2Q1Q0=0000,2#计数一次当1#,2#都计数满时,3#才具有计数条件,完成一次加1运算1.74163集成计数器集成计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院2.74161集成计数器74161也是是同步4位二进制加法计数器。其电路如图所示：第六章时序逻辑电路6.3计数器集成计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院清零端置数控制端预置数据输入端计数使能端进位输出端数字逻辑与数字系统湖南科技大学计算机科学与工程学院①异步清零。74161具有以下功能：③计数。②同步并行预置数。RCO为进位输出端。④保持。01111RD清零×0111LD预置××××0××011EPET使能×↑××↑CP时钟××××d3d2d1d0××××××××××××D3D2D1D0预置数据输入0000d3d2d1d0保持保持计数Q3Q2Q1Q0输出工作模式异步清零同步置数数据保持数据保持加法计数74161的功能表2.74161集成计数器74161与74163主要区别：异步清零，即RD为低电平时，无论其他输入端的状态如何，各触发器均清零。数字逻辑与数字系统湖南科技大学计算机科学与工程学院74161的时序图74161的芯片模数M=16,但是利用其清零方式和置数方式可以实现模大于或小于16的任意进制计数器。数字逻辑与数字系统湖南科技大学计算机科学与工程学院利用清零方式,用74161构成九进制计数器.注意：由于是异步清零，该状态不会出现例:使电路的控制端ET=Ep=1，电路实现加计数。当第9个CP到来时,QDQCQBQA

＝1001（十进制的9）与非门输出为0，送至计数器的清零端，将计数器强制清零，开始又一轮循环。数字逻辑与数字系统湖南科技大学计算机科学与工程学院方法1:利用置数方式,舍掉计数序列最后几个状态,构成九进制计数器.例：利用置数方式,用74161构成九进制计数器.当计到1000时，与非门给置数控制端LD送一个置数信号，当第9个计数脉冲到来时将DCBA端的0000送至输出端。数字逻辑与数字系统湖南科技大学计算机科学与工程学院方法2:利用置数方式,舍掉计数序列最前7个状态,构成九进制计数器.计数器从0111开始计数，计到1111时，进位输出端RCO输出信号给置数控制端LD，当第9个CP到来时，将DCBA端的0111直接送到输出端，开始新一轮循环。例：利用置数方式,用74161构成九进制计数器.数字逻辑与数字系统湖南科技大学计算机科学与工程学院3.8421BCD码同步加法计数器74160（十进制计数器）01111RD清零×0111LD预置××××0××011EPET使能×↑××↑CP时钟××××d3d2d1d0××××××××××××D3D2D1D0预置数据输入0000d3d2d1d0保持保持十进制计数Q3Q2Q1Q0输出工作模式异步清零同步置数数据保持数据保持加法计数74160的功能表集成计数器数字逻辑与数字系统湖南科技大学计算机科学与工程学院第六章时序逻辑电路6.4寄存器寄存器按功能划分为基本寄存器和移位寄存器。基本寄存器只能并行送入、并行输出数据；移位寄存器分为左移、右移和双向移位，数据可以并入并出、并入串出、串入串出和串入并出等。寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。

一个触发器能存储1位二进制代码，存储n位二进制代码的寄存器需要用n个触发器组成。寄存器实际上是若干触发器的集合。数字逻辑与数字系统湖南科技大学计算机科学与工程学院边沿触发式D触发器CDQ上升沿触发翻转逻辑符号波形图第六章时序逻辑电路6.4寄存器无论触发器中原来的内容是什么，只要控制时钟脉冲CP上升沿到来，加在数据输入端D的数据就立即被送入进触发器中（Q）。构成1位寄存器。此工作方式称为单拍工作方式。数字逻辑与数字系统湖南科技大学计算机科学与工程学院无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D1～D4，就立即被送入进寄存器中，即有：如图所示为4位数据寄存器第六章时序逻辑电路6.4寄存器数据寄存器数字逻辑与数字系统湖南科技大学计算机科学与工程学院双拍工作方式（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。6.4寄存器数据寄存器数字逻辑与数字系统湖南科技大学计算机科学与工程学院第六章时序逻辑电路6.4寄存器移位寄存器移位寄存器的逻辑功能：

既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动按移动方式分单向移位寄存器双向移位寄存器左移位寄存器右移位寄存器移位寄存器的逻辑功能分类数字逻辑与数字系统湖南科技大学计算机科学与工程学院

所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲（CP）的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)6.4寄存器移位寄存器数字逻辑与数字系统湖南科技大学计算机科学与工程学院

根据移位数据的输入－输出方式,可分为四种电路结构：

串入－串出，串入－并出，并入－串出，并入–并出。FFFFFFFF串入－串出入出FFFFFFFF串入－并出入出FFFFFFFF并入－串出出FFFFFFFF并入－并出出6.4寄存器移位寄存器数字逻辑与数字系统湖南科技大学计算机科学与工程学院

所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲（CP）的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)6.4寄存器移位寄存器数字逻辑与数字系统湖南科技大学计算机科学与工程学院数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF06.4寄存器移位寄存器（1）单向左移移位寄存器左移寄存器（D触发器组成的4位右移寄存器）左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。数字逻辑与数字系统湖南科技大学计算机科学与工程学院（1）单向左移移位寄存器（第一脉冲到来的分析）100001000DCPQ0Q1Q2Q3例：1101数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF0数字逻辑与数字系统湖南科技大学计算机科学与工程学院110001100DCPQ0Q1Q2Q3（1）单向左移移位寄存器（第二脉冲到来的分析）例：1101数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF0数字逻辑与数字系统湖南科技大学计算机科学与工程学院01101DCPQ0Q1Q2Q3（1）单向左移移位寄存器（第四脉冲到来的分析）1011例：1101数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF0数字逻辑与数字系统湖南科技大学计算机科学与工程学院数码输入DQODQQCDQQCDQQCDQQCFF3RDQ1Q2Q3CPFF2FF1FF0011001100DCPQ0Q1Q2Q3（1）单向左移移位寄存器（第三脉冲到来的分析）例：1101数字逻辑与数字系统湖南科技大学计算机科学与工程学院

11

01

01

10

00

110

01

00

00FF3FF2FF1FF01CP后2CP后3CP后4CP后1101

0

10

105CP后1例：输入数据1101

01

006CP后1

10

007CP后1串行输出

11

01数字逻辑与数字系统湖南科技大学计算机科学与工程学院6.4寄存器移位寄存器（2）单向右移移位寄存器右移寄存器（D触发器组成的4位右移寄存器）右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。FF3FF2FF1FF0Q3Q2Q1Q0D3D2D1D0D数字逻辑与数字系统湖南科技大学计算机科学与工程学院移位脉冲输入数码输出CPDQ3Q2Q1Q000000

设移位寄存器的初始状态为0000，串行输入数码D=1101，从高位到低位依次输入。其状态表如下：111000110012030110141011FF3FF2FF1FF0Q3Q2Q1Q0D3D2D1D0D数字逻辑与数字系统湖南科技大学计算机科学与工程学院当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；其中，DSR为右移串行输入端，D