第5章时序电路

新编21世纪高等职业教育信息类规划教材《数字电路》电子教案主编徐新艳第5章时序逻辑电路学习目标1．了解时序逻辑电路的概念和分类。2．掌握专用集成计数器、寄存器的逻辑功能，会使用集成计数器、寄存器并扩展其功能。3．能够查阅集成电路手册，识读计数器和寄存器集成电路的引脚和功能。第5章时序逻辑电路5.1计数器

5.1.1同步计数器

5.1.2异步计数器

5.1.3集成计数器构成N进制计数器的方法

5.1.4计数器的设计与分析5.2寄存器

5.2.1数码寄存器

5.2.2移位寄存器5.3移存型计数器

5.3.1环形计数器

5.3.2扭环形计数器

5.3.3最大长度移存型计数器第5章时序逻辑电路时序逻辑电路简称时序电路。（1）时序电路与组合逻辑电路的区别任意时刻的输出信号不仅取决于该时刻的输入信号，而且与前一时刻的电路状态有关。第5章时序逻辑电路（2）时序电路的组成由组合逻辑电路和存储电路两部分组成。触发器是构成存储电路的基本单元，也是最简单的时序电路。组合逻辑电路存储电路…………Y1

YlD1DiW1WkQ1Qj第5章时序逻辑电路（3）分析时序电路的方程用输出方程、存储电路（触发器）的驱动方程又称激励方程、存储电路（触发器）的状态方程分析时序逻辑电路。（4）时序电路的分类时序电路按状态转换情况分为同步和异步时序电路两大类。同步时序电路中，存储电路状态转变在同一时钟下发生。异步时序电路不用统一时钟，或没有时钟。5.1计数器计数器由触发器和门电路组成，它按预定顺序改变其内部各触发器的状态，用以表征输入脉冲个数，即计数。计数器按工作方式分为同步计数器和异步计数器；按进位数制分为二进制计数器和非二进制计数器。5.1计数器5.1.1同步计数器同步是指组成计数器的所有触发器共用一个时钟，从而使得应该翻转的触发器将同时翻转，并且该时钟就是被计数的输入脉冲。5.1计数器5.1.1同步计数器1.二进制计数器由k个触发器组成的二进制计数器称为k位二进制计数器，它可以累计2k＝N个二进制数：0，1，…，2k1。N称为计数器的模或进制。若k＝1，2，3，…，则N＝2，4，8，…，相应的二进制计数器称为模2计数器，模4计数器，模8计数器，…。5.1计数器5.1.1同步计数器1.二进制计数器（1）二进制加法计数器二进制加法的计数顺序是，当计数脉冲依次输入时，计数器状态按二进制数依次增加。图示是3位二进制加法计数器，它由3个接成T功能的JK触发器和门电路组成。CP是计数脉冲输入端；Q0～Q3是计数输出端；CO是进位输出端。计数状态表如表所示。输入脉冲序号Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1输出CO10000010200101003010011040111000510010106101110071101110811100013位二进制加法计数器的波形图如图所示。由图可以看出，每经过一级触发器，输出脉冲周期增加一倍，即频率降低为原来的1/2。因此，1位二进制计数器也是二分频器，3位二进制计数器为八分频器。如触发器有k级，则最后一级触发器所输出的脉冲频率就降低为最初输入频率的1/2k，计数器就是2k分频器。5.1计数器5.1.1同步计数器1.二进制计数器（2）二进制减法计数器减法计数规律与加法相反，每来一个计数脉冲，计数数值减1。4位二进制减法计数器的计数规律如表所示。表中BO是向高一位的借位输出信号。输入脉冲序号Q3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+1输出BO111111110021110110103110111000411001011051011101006101010010710011000081000011109011101100100110010101101010100012010000110130011001001400100001015000100000160000111115.1计数器5.1.1同步计数器1.二进制计数器（3）二进制可逆计数器将加减计数器合在一起，并加上加/减控制信号予以控制，就可以构成可逆计数器。图示是4位二进制加/减计数器74HC191，除具有可逆计数功能外，还增加了并行送数等功能，功能表如表所示。其中“↑”表示CP脉冲上升沿作用时，计数状态改变。/DCP动作0异步预置数100↑加计数1↑减计数1禁止图示是74HC191组成多级计数器时的两种级连方法。74HC191为单时钟结构。如果在执行加或减计数时，计数脉冲来自两个不同的输入端，则计数器为双时钟结构。74HC193为双时钟计数器，执行加计数时，时钟由CPU输入而CPD＝1；执行减计数时，时钟由CPD输入而CPU＝1。图中，CR为异步复位信号，也称异步清零信号，高电平有效，即只要CR＝1，立刻使计数器中各触发器置零。计数时，应使CR＝0。

5.1计数器5.1.1同步计数器2.非二进制计数器非二进制计数器是指模N≠2k的任意进制计数器。例如，当计数器N＝5，10，12时，就称之为模5，模10，模12计数器，也称为五进制，十进制，十二进制计数器。74HC162是十进制加法计数器，它包含4个D触发器，Q3～Q0是计数输出端。RC是串行进位输出端。是同步清零端，低电平有效，当＝0时，在CP上升沿作用下，触发器均被置零。同步预置控制端为低电平有效，当＝0且＝1时，在CP上升沿作用下，将预置数P3P2P1P0送入Q3Q2Q1Q0。CTT、CTP是计数控制端，高电平有效，如果＝1，＝1，而CTT·CTP＝0，各触发器将保持原状态不变。只有CTT·CTP

＝1，计数器才能计数。CPCTTCTP操作↑0×××同步清零↑10××同步预置数↑1111加计数×110×保持×11×0保持表是74HC162的状态表。根据状态表可以画出状态图如图所示。图中，转移线旁边的标注是输出RC取值。由4个触发器组成的计数器有24＝16种状态，而十进制计数器只用10种，这10种称为有效状态，其余称为无效状态。如果计数器能由无效状态自动转入有效状态，则称计数器能自启动。只要有一个无效状态始终不能转入有效状态，就称不能自启动。序号Q3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+1RC说明1000000010有效状态200010010030010001104001101000501000101060101011007011001110801111000091000100101010010000111101010110无效状态1210110100113110011010141101010011511101111016111100001图示是74HC162的波形图。5.1计数器5.1.2异步计数器异步计数器的各级触发器时钟并不都来源于计数脉冲，各级触发器的状态转变不是同时进行。因而在异步计数器工作时，要注意各级触发器的时钟信号，以确定其状态转变时刻。5.1计数器5.1.2异步计数器1．二进制计数器图示异步4位二进制加法计数器，由4个T功能JK触发器组成，低位触发器状态从1变0，Q端产生的下降沿就使高一位触发器翻转。最低位触发器在CP下降沿翻转。波形中箭头所指表示低位触发器下降沿触发高位触发器使其改变状态。5.1计数器5.1.2异步计数器2．非二进制计数器74LS90是二-五-十进制加法计数器，输入时钟CP接CP0端，输出端Q0，是一位二进制计数器；CP接CP1端，输出端Q3Q2Q1，是五进制加法计数器。CP接CP0端，并将CP1端与Q0端相连，输出端Q3Q2Q1Q0，为8421码异步十进制加法计数器。CP接CP1端，CP0端与Q3端相连，输出端Q0Q3Q2Q1，为5421码异步十进制加法计数器。CTR&CT＝02Z3DIV2367R1R2S1S2VCC：5；GND：10；NC：4&＋3CT＝1DIV5CP014CP11＋3CT＝4Q012Q1Q2Q3981102CT复置位输入输出说明R1R2S1S2Q3Q2Q1Q0110×0000置011×000000×111001置9×011100100计数计数00计数00计数00计数74LS90接成5421码异步十进制加法计数器及其波形图。5.1计数器5.1.3集成计数器构成N进制计数器的方法1.串接法将两计数器串接，所得新计数器的模为两计数器模之乘积。例如，用模10和模6计数器串接起来，可以构成模60计数器，如图所示。此方法能够增大计数器计数长度，即增大计数器模值。模10计数器模6计数器CP进位输出5.1计数器5.1.3集成计数器构成N进制计数器的方法2.反馈法反馈法是利用计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或清零端，使计数器恢复到起始状态并重新计数，达到改变计数器计数长度的方法。使用该方法，能够由模值大的计数器得到模值小的计数器。5.1计数器5.1.3集成计数器构成N进制计数器的方法2.反馈法（1）反馈置0法图示电路计数状态0→1→…→5，当计数到5（01012）时，Q0和Q2为1，与非门输出是0。因160是同步预置数，所以，下一计数脉冲即CP到来时，将P3~P0数据0000送入计数器，使计数器又从数据0开始计数，一直计数到5，重复上述过程。此N进制计数器是使计数器计数到(N1)时，利用反馈置计数器初始值为0000的方法构成。5.1计数器5.1.3集成计数器构成N进制计数器的方法2.反馈法（2）反馈预置法计数器状态4→5→…→9，当计数到9时，进位输出RC为1，下一时钟到来时，0100送入计数器，此后又从4开始计数，重复上述过程。该N进制计数器是利用反馈预置初始值的方法构成。5.1计数器5.1.3集成计数器构成N进制计数器的方法2.反馈法（3）直接复位法图示电路工作状态0→1→2→3→4→5，当计数到6时（状态6出现时间极短，不能作为一种计数态，它仅是为使计数器复位的过渡态），Q2和Q1均为1，使置0端为0，由于160是异步复位，所以计数器立即被强迫回到0状态，开始新的循环。此方法缺点是输出有毛剌，见波形图中Q1。5.1计数器5.1.3集成计数器构成N进制计数器的方法2.反馈法（3）直接复位法消除毛刺的改进电路如图。5.1计数器5.1.4计数器的设计与分析1．计数器的设计计数器的设计方法有两种，一种是利用现有集成计数器通过外部电路适当连接构成。另一种是利用触发器和门电路构成。例5-1用74HC162构成六十进制计数器。解：构成计数器如图，①为模10计数器，②接成模6计数器，①行波进位输出RC与②CTT、CTP相连。当①RC＝1时使高位计数器计数；①RC＝0时高位计数器状态不变。计入59个脉冲后，计数器状态为Q7Q6Q5Q4Q3Q2Q1Q0＝01011001与非门输出为0，使片②的端为0。由于74HC162为同步置0，所以，下一个CP到来时，计数器恢复为全0。例5-2设计一个同步模6计数器。解：设计过程通常分为5个步骤。（1）根据设计所要求的计数器的逻辑功能，确定状态数，画出原始状态图。由设计要求知，计数器应有6种状态，分别用S0、S1、…、S5表示。画出原始状态图如图所示，图中转移线旁边的标注是输出取值。计数器计满6个脉冲后恢复到起始状态，并有进位输出。例5-2设计一个同步模6计数器。解：（2）根据总状态数N，确定触发器数目k。k满足条件2k≥N确定触发器的数目后进行状态分配或称状态编码，即用触发器的不同状态组合分别表示计数器的不同状态。本设计题目有6种状态，要求触发器数目k为：2k≥N＝6，所以要用3个触发器。在进行状态编码时，可以有多种方案。本例按二进制递加顺序编码，依次取000～101共6个编码分别表示S0～S5。编码后的状态图如图所示，状态表如表所示。其中，110及111两种状态未用，作为约束项处理。输入脉冲序号Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1CO100000102001010030100110401110005100101061010001无效状态110××××111××××（3）选定触发器的类型，求状态方程，进而求驱动方程和输出方程。如果是异步计数器，还要考虑时钟条件。现选用JK触发器。根据状态表得Q3n+1、Q2n+1、Q1n+1和CO卡诺图如图所示。Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1CO000001000101000100110011100010010101010001110××××111××××化简卡诺图得状态方程。将状态方程与JK触发器特征方程比较得驱动方程。化简CO卡诺图得输出方程。（4）根据驱动方程、输出方程画逻辑图如图所示。对同步计数器，各触发器使用同一时钟。（5）根据状态方程检查计数器能否自启动。两个无效状态的次态分别为110→111；111→000，所以电路能够自启动。如果不能自启动，则应重新设计，修改无效状态的次态，使之能进入有效状态。5.1计数器5.1.4计数器设计与分析2．计数器分析分析过程一般为5个步骤。（1）确定触发器的驱动方程，有时还需要写时钟方程（即触发器时钟信号表达式）。（2）求所用触发器的状态方程。（3）列状态表。（4）根据状态表，画状态图。（5）判断逻辑功能。例5-3分析图示时序电路。解：确定触发器的驱动方程。例5-3分析图示时序电路。解：将驱动方程代入JK触发器特征方程得状态方程。例5-3分析图示时序电路。确定触发器输出方程。列状态表，根据状态表画状态图如图所示。由以上分析判断逻辑功能，当控制信号M＝0时，计数器按模6计数，能自启动；当M＝1时，按模3计数，能自启动。所以，该电路是一个可控变模自启动计数器。5.1计数器5.1.5计数器应用举例1．测量脉冲频率、周期（1）测量频率测量电路如图所示。5.1计数器5.1.5计数器应用举例1．测量脉冲频率、周期（2）测量周期测量电路如图所示。Tx

＝N/f＝N（s）其中，f＝1MHz。5.1计数器5.1.5计数器应用举例2．构成节拍脉冲发生器节拍脉冲是指一组在时间上有先后顺序的脉冲，也称顺序信号，主要用来控制某些部件按照规定顺序完成一系列操作和运算。节拍脉冲发生器也称顺序脉冲发生器或脉冲分配器，一般由计数器和译码器组成。5.1计数器5.1.5计数器应用举例2．构成节拍脉冲发生器四节拍负脉冲发生器如图所示，只要在计数器输入端加时钟信号CP，便可以在4个输出端依次输出负脉冲信号。5.2寄存器能够暂时存放数据和指令的部件称为寄存器。一个触发器就是一个最简单的寄存器，它能存放1位二进制代码。k个触发器能够存放k位二进制代码。5.2寄存器5.2.1数码寄存器暂存二进制数码的寄存器称为数码寄存器。图示双拍接收式4位数码寄存器，Di（i＝1,2,3,4）是数码输入端，Qi（i＝1,2,3,4）是数码输出端。寄存分为两步即双拍：首先清零，即用置0信号使所有触发器置0。然后用接收脉冲将控制门打开，如输入数码1，则控制门输出低电平，将对应触发器置1；如输入数码0，控制门输出高电平，触发器保持原态不变。单拍接收寄存器不需清零，当接收脉冲到来时即可将数码存入。图示是四D触发器74LS175，可作为单拍接收式寄存器使用。数码寄存器应用举例。1.累加器数码寄存器应用举例。2.程序分频器5.2寄存器5.2.2移位寄存器移位寄存器简称移存器，能在移位脉冲作用下，使寄存数码逐位左移或右移。1．单向移位寄存器图示4位左移移存器，各触发器CP端连在一起，作为移位脉冲输入端，D0＝DSL为数据串行输入端，其余各触发器数据输入Di＝Qi1。必须注意，构成移存器的触发器不能有空翻。移存器使用前先清零，然后输入数据。设输入数码为1011，在移位脉冲作用下，数码由右向左依次输入移存器。当加入四个移位脉冲后，1011四位数码恰好全部输入移存器，这时可从四个触发器Q端得到并行输出数据。如果需要串行输出数据，则将Q3作为输出端，再加四个移位脉冲，Q3端将依次输出1011串行信号。右移寄存器与左移寄存器工作原理相同，只是数码移动方向与左移寄存器相反。2．双向移位寄存器双向移存器能够左移或右移所存数码。74HC194是4位双向通用移存器，具有异步清零功能，清零信号低电平有效。M1、M0为工作方式控制端，使电路能够选择4种工作方式（4种工作方式为M0～M3）：当M1M0＝11，即M3方式时，为并行送数方式，在CP脉冲上升沿作用下，数据由D3D2D1D0端并行送入移存器；当M1M0＝10，即M2方式时，电路执行左移操作，数据由DSL端串行输入，在CP脉冲上升沿作用下，数据逐位左移（图中为从底向顶），这时可在Q0～Q3端得到并行数据输出，也可从Q3端输出串行数据；当M1M0＝01即M1方式时，电路执行右移操作，数码由DSR端串行输入，可选择并行输出方式，也可选择串行输出，串行输出端为Q0；当M1M0＝00即M0方式时，Qin+1＝Qin（i＝0，1，2，3），即移存器寄存数据保持原状态不变。M1M0CP功能0×××异步清零。Qi全0100↑保持当前状态。Qin+1＝Qin101↑串入、右移。Q3＝DSR，Qi-1n+1＝Qin110↑串入、左移。Q0＝DSL，Qi+1n+1＝Qin111↑并行输入。Qi＝Di移位寄存器应用举例。（1