第5章 时序逻辑电路

第5章时序逻辑电路5.1时序逻辑电路的基本概念

5.2时序逻辑电路的分析

5.3计数器及其应用

5.4寄存器和移位寄存器

5.5序列信号发生器

5.6同步时序逻辑电路设计

5.1时序逻辑电路的基本概念5.1.1时序逻辑电路的结构和特点

5.1.2时序逻辑电路的一般表示方法

5.1.3时序逻辑电路的分类

5.1.1时序逻辑电路的结构和特点图5-1累加器结构示意图5.1.1时序逻辑电路的结构和特点图5-2时序逻辑电路的结构模型5.1.2时序逻辑电路的一般表示方法1.方程组描述法

2.状态图描述法

3.状态表描述法

4.时序图描述法1.方程组描述法（5-1）1.方程组描述法2.状态图描述法图5-3状态图示例3.状态表描述法表5-1状态表示例4.时序图描述法图5-4时序图示例5.1.3时序逻辑电路的分类1.同步时序逻辑电路和异步时序逻辑电路

2.米勒型电路和摩尔型电路1.同步时序逻辑电路和异步时序逻辑电路根据各触发器接入的时钟信号源的情况，时序逻辑电路可以分为同步时序逻辑电路和异步时序逻辑电路。如果所有的触发器共用一个时钟源，则称为同步时序逻辑电路，电路中所有触发器的状态会在同一时刻满足变化条件，这个变化也与时钟脉冲的变化同步。因此，同步时序逻辑电路的状态是每隔一个固定的时间才会变化一次，而这个固定时间即是时钟脉冲的周期。

2.米勒型电路和摩尔型电路时序逻辑电路还可以根据输出信号的特点分为米勒(Mealy)型和摩尔(Moore)型两种。在米勒型电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入信号；在摩尔型电路中，输出信号仅仅取决于存储电路的状态。可见，摩尔型电路只不过是米勒型电路的一种特例而已。

5.2时序逻辑电路的分析5.2.1同步时序逻辑电路的分析

5.2.2异步时序逻辑电路的分析

5.2.1同步时序逻辑电路的分析1.同步时序逻辑电路的分析方法

2.同步时序逻辑电路分析举例1.同步时序逻辑电路的分析方法1)分析电路组成，寻找输入和输出变量以及触发器的个数和类型。

2)列出电路的输出方程。

3)列出触发器的驱动方程。

4)将驱动方程代入触发器的状态方程，得到电路的状态方程。

5)根据电路的状态方程和输出方程，可以求出所有现态对应的次态和输出值，由此得到状态表。

6)由状态表画出状态图。

7)根据实际情况，必要时画出时序图。

8)根据状态表、状态图和时序图，分析电路状态的变化规律以及输出与输入的逻辑关系，找出电路的逻辑功能。1.同步时序逻辑电路的分析方法图5-5同步时序逻辑电路的分析步骤2.同步时序逻辑电路分析举例【例5-1】分析图5-6所示时序电路的逻辑功能。解：(1)分析电路。该时序电路由两个下降沿触发的JK触发器构成，两个触发器共用一个时钟CP，没有外部输入信号(时钟信号不属于外部输入信号)，所以该电路是摩尔型的同步时序逻辑电路。

2.同步时序逻辑电路分析举例图5-6例5-1的电路图(2)输出方程

(3)驱动方程(4)次态方程(状态方程)。(5)状态表。表5-2例5-1的状态表(6)状态图。

图5-7例5-1的状态图(7)时序图。图5-8例5-1的时序图(8)分析逻辑功能。由状态图和时序图可以看出，当时钟脉冲下降沿到来，触发器的状态发生改变，Q1Q0变化的顺序是“00”→“01”→“10”→“00”。也就是说在时钟信号的作用下，电路在三个状态“00”、“01”、“10”之间循环。第四个状态“11”的次态是“00”，即“11”经过一个时钟周期后也可以到达该循环状态之中。如果从Q1Q0=“00”时加入时钟信号，则Q1Q0的数值可以表示输入的时钟脉冲数目，所以该电路可以看成是一个三进制的加法计数器，Y为进位信号。在此补充几个概念：1)有效循环(主循环)和无效循环(死循环)：如果一个时序逻辑电路的所有状态构成不止一个循环，则把其中有用的一个循环(或者指定其中的一个循环)称为有效循环，或称主循环；其他循环称为无效循环或者死循环。

2)有效状态和无效状态：在有效循环中的工作状态称为有效状态，其他游离在循环外或者在无效循环中的状态则称为无效状态。3)自启动能力：如果电路所有的无效状态在经过若干个时钟周期后都能到达有效循环中，则称该电路具有自启动能力。【例5-2】分析图5-9所示电路的逻辑功能。图5-9例5-2的电路图(2)输出方程(3)驱动方程(4)状态方程。(5)状态表。表5-3例5-2电路的状态表(6)状态图。图5-10例5-2的状态图(7)时序图。(7)时序图。图5-11例5-2的时序图(8)逻辑功能。从状态图(见图5-10)和时序图(见图5-11)可以看出，该电路是一个可逆计数器。当X=0时，是一个加法计数器，在时钟信号的连续作用下，Q1Q0变化的顺序是“00”→“01”→“10”→“11”，呈递增趋势，Y为进位信号；当X=1时，是一个减法计数器，在时钟信号的连续作用下，Q1Q0的变化顺序是“11”→“10”→“01”→“00”，呈递减趋势，Y为借位信号。5.2.2异步时序逻辑电路的分析与同步时序逻辑电路相比，异步时序逻辑电路没有统一的时钟源，电路状态的变化可能和外部时钟不一致。所以在分析异步时序逻辑电路时，首先要分析各触发器的时钟信号，再根据触发器的驱动方程和状态方程，分析电路状态在何时发生改变。同步时序逻辑电路各触发器状态的变化与时钟信号同步，所以电路分析比较规律和简单。但是异步时序逻辑电路各触发器状态的变化与各自的时钟同步，因此，异步时序逻辑电路的分析比较复杂。下面结合具体的实例讲解分析异步时序逻辑电路的步骤。【例5-3】分析图5-12的电路，说明电路的功能。解：(1)分析电路。电路由三个下降沿触发的T触发器构成，前一个触发器的Q′作为后一个触发器的时钟，没有外部输入信号，所以该电路是摩尔型的异步时序逻辑电路。

图5-12例5-3的电路图(2)时序图和状态图。

图5-13例5-3的时序图和状态图

a)时序图b)状态图(3)逻辑功能。从时序图和状态图中可以看出该时序逻辑电路是异步八进制减计数器。【例5-4】分析图5-14的电路，说明电路的功能。图5-14例5-4的电路图解：(1)分析电路。该电路由四个下降沿触发的JK触发器组成，没有统一的时钟信号,没有外部输入信号，所以该电路是摩尔型的异步时序逻辑电路。(2)时钟信号分析

(3)驱动方程(4)状态方程。(5)状态表。表5-4例5-4的状态表(5)状态表。图5-15例5-4的时序图(6)状态图。图5-16例5-4的状态图(7)逻辑功能。从状态图(见图5-16)可以看出，有效循环中有十个状态，从“0000”递增到“1001”，所以该循环构成十进制加法计数器。另外有六个无效状态经过一个或者两个时钟脉冲后也能到达有效循环中。因此，该时序电路是具有自启动能力的十进制加法计数器。从上面的例子可以看出，异步时序逻辑电路触发器的状态翻转不是同步的，分析异步时序逻辑电路的关键是分析各触发器的时钟情况，触发器的状态转移一定要在其本身的时钟信号的作用下才会发生。5.3计数器及其应用5.3.1计数器概述5.3.2集成同步二进制加法计数器5.3.3集成同步十进制加法计数器5.3.4集成异步十进制加法计数器5.3.5集成可逆计数器5.3.1计数器概述所谓计数就是统计时钟脉冲的个数，计数器是对时钟脉冲计数的一种电路。计数器是数字系统中使用最多的时序逻辑电路之一，除了可以用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和序列脉冲以及进行数字运算等。在结构上，计数器由触发器构成，它是利用触发器的记忆能力完成计数器的计数功能。5.3.2集成同步二进制加法计数器1.4位同步二进制加法计数器(74161)

2.74161同步二进制计数器的应用举例1.4位同步二进制加法计数器(74161)(1)逻辑电路和逻辑图形符号

(2)逻辑功能和功能表(1)逻辑电路和逻辑图形符号图5-1774161的逻辑电路和逻辑图形符号

a)逻辑电路b)逻辑图形符号(2)逻辑功能和功能表1）清零功能2）置数功能3）保持功能4）计数功能1)清零功能：从图5-17a可以看出，当R=0时，所有触发器同时被置零，而且置零操作不受其他输入状态的影响。2)置数功能：当R=1，即电路不处于清零状态时，如果置数信号LD′=0，则门G1～G4的输出始终是1，所以FF0～FF3的输出由D0～D3的状态决定。3)保持功能：当R=LD′=1，而EP=0、ET=1时，由于门G1～G4的输出始终是0，所以所有触发器的输入J=K=0，那么Q*=Q，即当CP信号到达时触发器保持原来的状态不变，同时输出C的状态也得到保持。4)计数功能：当R=LD′=EP=ET=1，电路工作在计数状态。图5-1874161的状态图表5-54位同步二进制加法计数器74161的功能表2.74161同步二进制计数器的应用举例(1)位数扩展

(2)构成任意进制计数器

(2)芯片级联。

(3)选择实现方法。

(4)实现365进制计数器。(1)位数扩展1)并行进位扩展(同步扩展)：图5-19所示的是由两片74161连接成的8位二进制计数器的逻辑电路，采用的是并行进位扩展方法。

2)串行进位扩展(异步扩展)：图5-20所示的是串行进位扩展方法。图5-1974161的并行进位扩展方法表5-68位并行进位二进制计数器的状态简表2)串行进位扩展(异步扩展)：图5-20所示的是串行进位扩展方法。图5-2074161的串行进位扩展方法表5-78位串行进位二进制计数器的状态简表(2)构成任意进制计数器1)反馈清零法：图5-21a所示电路是利用清零端构成的六进制计数器。

2)反馈置数法：一般集成计数器都具有置数功能，利用置数端可以灵活地实现任意进制计数器。1)反馈清零法：图5-21a所示电路是利用清零端构成的六进制计数器。图5-21用反馈清零法构成的六进制计数器及状态图

a)逻辑电路b)状态图c)简化的状态图图5-22反馈清零法的改进电路2)反馈置数法：一般集成计数器都具有置数功能，利用置数端可以灵活地实现任意进制计数器。图5-23反馈置数法构成六进制计数器

a)逻辑电路b)状态图图5-24利用进位输出端置数实现的六进制计数器

a)逻辑电路b)状态图例5-5】试用74161集成计数器构成365进制计数器，画出逻辑电路，可以添加必要的门电路。解：(1)分析芯片数量。74161是4位同步二进制计数器，一片实现16(=24)进制计数，两片级联实现256(=28)进制计数，三片级联则可以实现4096(=212)进制计数。因为256＜365＜4096，所以要构成365进制计数器要选用三片74161。(2)芯片级联。把三片74161连接在一起，可以选择同步级联方式，也可以选择异步级联方式。本例选择同步级联方法，即并行扩展方式。如图5-25所示，三片76161的时钟输入端连在一起，74161(1)的进位端C与74161(2)的计数使能端相连接，74161(1)、74161(2)的进位端C与后与74161(3)计数使能端相连接。(3)选择实现方法。实现365进制计数器可以选择反馈清零方式，也可以选择反馈置数方式。本例选择异步清零方式实现365进制计数，有效状态为0～364，365时清零，365是瞬态。(4)实现365进制计数器。图5-25365进制计数器5.3.3集成同步十进制加法计数器1.集成同步十进制加法计数器(74160)

2.74160同步十进制计数器的应用举例1.集成同步十进制加法计数器(74160)(1)逻辑电路和逻辑图形符号

(2)74160的逻辑功能(1)逻辑电路和逻辑图形符号图5-2674160的逻辑电路(2)74160的逻辑功能（5-18）（5-19）表5-874160十进制加法计数器的功能表图5-2774160的状态图2.74160同步十进制计数器的应用举例(1)可控进制计数器

(2)顺序脉冲发生器

(2)选择级联方式。

(3)实现可控计数器。(1)可控进制计数器1)在相同的输出状态下置不同的数：在相同的输出状态下置不同的数，是指在计数器的某一个状态时，使置数控制LD′=0，电路进入置数状态，如果此时D0～D3输入不同的预置数，则电路就可以实现不同进制计数。

2)在不同的输出状态下置相同的数：这种方法是指数据输入端的预置数相同，为了实现不同进制计数，则必须在计数器的不同状态下使置数控制端为低电平，实现置数。1)在相同的输出状态下置不同的数图5-28一种可控进制计数器

a)逻辑电路b)状态图2)在不同的输出状态下置相同的数图5-29另一种可控计数器

a)逻辑电路b)状态图(2)顺序脉冲发生器

在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作。这就要求系统的控制部分能给出一组在时间上有先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。顺序脉冲发生器就是用来产生这样一组顺序脉冲的电路。图5-30顺序脉冲发生器

a)逻辑电路b)时序图【例5-6】设计一个可控计数器，当控制信号M=0时实现十二进制计数，M=1时实现二十四进制计数，用74160实现，可以附加必要的门电路。解：(1)分析计数器74160数量。74160是同步十进制计数器，一片实现十进制计数，两片级联可以实现100进制计数。因为10＜24(12)＜100，所以选用两片74160即可。(2)选择级联方式。同步计数器的级联方式可以用同步级联或者异步级联的方式。本例选择同步级联的方式，即把两片的时钟输入端连接在一起，74160(1)的进位端C和74160(2)计数使能端EP、ET相连接。74160(1)的输出为Q3、Q2、Q1、Q0，74160(2)的输出为Q7、Q6、Q5、Q4。(3)实现可控计数器。图5-31例5-6的第一种方法的逻辑电路(3)实现可控计数器。图5-32例5-6的第二种方法的逻辑电路5.3.4集成异步十进制加法计数器1.异步十进制加计数器(74LS290)

2.74LS290的应用举例1.异步十进制加计数器(74LS290)(1)74LS290的逻辑电路和逻辑图形符号

(2)74LS290的逻辑功能(1)74LS290的逻辑电路和逻辑图形符号图5-3374LS290的逻辑电路和逻辑图形符号

a)逻辑电路b)逻辑图形符号(2)74LS290的逻辑功能1)清零功能：分析电路(见图5-33a)可知，只要当触发器的清零端R接上清零信号后，触发器立刻清零，所以该计数器清零功能是异步实现的，和时钟信号无关。

2)置9功能：利用触发器的异步置1端和异步清零端，实现置9功能。

3)计数功能：当计数器不在清零和置9状态时，计数器处于计数状态。1)清零功能分析电路(见图5-33a)可知，只要当触发器的清零端R接上清零信号后，触发器立刻清零，所以该计数器清零功能是异步实现的，和时钟信号无关。2)置9功能

图5-34的时序图3)计数功能图5-35状态图和时序图

a)状态图b)时序图图5-3674LS290的结构示意图表5-974LS290的功能表2.74LS290的应用举例(1)构成十进制计数器

(2)位数扩展

(3)构成任意进制计数器

(2)选择反馈清零方式实现365进制。

(3)逻辑电路如图5-42所示。表5-1074LS290和74LS160的比较(1)构成十进制计数器1)构成8421十进制计数：图5-37a是用74LS290构成的8421十进制计数器。

2)构成5421十进制计数：图5-38a是用74LS290构成的5421十进制计数器。图5-3774LS290构成8421十进制计数器

a)逻辑电路b)时序图c)状态图图5-3874LS290构成5421十进制计数器

a)逻辑电路b)时序图c)状态图(2)位数扩展图5-3974LS290的扩展方法(3)构成任意进制计数器1)利用清零端实现任意进制计数：图5-40a是利用74LS290的异步清零端实现的六进制计数器，图5-40b是其状态图。

2)利用置9端实现任意进制计数：图5-41a是利用74LS290的异步置9端实现的六进制计数器，图5-41b是其状态图。1)利用清零端实现任意进制计数图5-40异步清零法实现六进制计数

a)逻辑电路b)状态图2)利用置9端实现任意进制计数图5-41异步置9法实现六进制计数

a)逻辑电路b)状态图5.3.5集成可逆计数器1.单时钟4位同步二进制可逆计数器(74LS191)

2.74LS191应用举例

3.其他类型的可逆计数器介绍1.单时钟4位同步二进制可逆计数器(74LS191)(1)工作原理

(2)逻辑功能表和逻辑图形符号(1)工作原理图5-4374LS191的逻辑电路(1)工作原理（5-26）图5-4474LS191的减计数时的状态图(2)逻辑功能表和逻辑图形符号图5-4574LS191的时序图表5-1174LS191的功能表图5-4674LS191的逻辑图形符号2.74LS191应用举例(1)位数扩展

(2)构成任意进制减计数(1)位数扩展1)异步(串行)级联：图5-47所示的是94LS191串行进位的级联方法，所有芯片的加/减控制端连在一起，计数脉冲加在最低位，低位片的串行时钟输出端CPE和相邻的高位片的时钟相连。

2)同步(并行)级联：图5-48是94LS191的同步级联方式，所有芯片的时钟输入端连在一起，加/减控制端连在一起，低位片的串行时钟输出CPE端和相邻的高位片的计数使能相连。1)异步(串行)级联

图5-4774LS191的异步(串行)级联方法2)同步(并行)级联图5-4874LS191的同步(并行)级联方法(2)构成任意进制减计数图5-49十二进制减计数器3.其他类型的可逆计数器介绍(1)单时钟十进制可逆计数器(74LS190)

(2)双时钟4位二进制可逆计数器(74LS193)

(3)双时钟十进制可逆计数器(74LS192)(1)单时钟十进制可逆计数器(74LS190)74LS190的逻辑图形符号与功能表和74LS191完全一致，两者之间的区别在于进制的不同。74LS190是十进制加或者十进制减计数器，不存在“1010”～“1111”六个状态。(2)双时钟4位二进制可逆计数器(74LS193)图5-5074LS193的逻辑图形符号表5-1274LS193的功能表(3)双时钟十进制可逆计数器(74LS192)74LS192的逻辑图形符号与功能表和74LS193完全一致，两者之间的区别也仅在于进制的不同。5.4寄存器和移位寄存器5.4.1寄存器

5.4.2移位寄存器

5.4.1寄存器图5-5174LS75的逻辑电路图5-5274LS175的逻辑电路5.4.2移位寄存器1.单向移位寄存器

2.双向移位寄存器

3.移位寄存器应用举例1.单向移位寄存器图5-534位右移移位寄存器表5-13右移移位寄存器中数码的移动情况图5-54右移移位寄存器

的输出电压时序图2.双向移位寄存器图5-5574LS194双向移位寄存器逻辑电路2.双向移位寄存器（5-29）（5-30）（5-31）（5-32）（5-33）（5-34）2.双向移位寄存器表5-14双向移位寄存器74LS194的功能表图5-5674LS194的逻辑图形符号3.移位寄存器应用举例(1)位数扩展

(2)移存型计数器

(3)顺序脉冲发生器(1)位数扩展图5-57用两片74LS194接成8位双向移位寄存器(2)移存型计数器1)环形计数器：将移位寄存器的最后一级输出送回到第一级的输入称为环形移位器，用它可以实现环形计数，所以又称为环形计数器。

2)扭环型计数器：扭环型计数器又叫约翰逊计数器(Johnson

Counter)，它是将移位寄存器中最后一级的输出取反后与第一级的输入端相连而构成的。1)环形计数器

图5-58环形计数器表5-15环形计数器计数顺序1)环形计数器图5-59环形计数器状态图2)扭环型计数器图5-60扭环型计数器图5-61扭环型计数器的状态图(3)顺序脉冲发生器5.3.3节中已经介绍过用计数器和译码器构成的顺序脉冲发生器。用移位寄存器同样可以构成顺序脉冲发生器，而且不需要加译码器，不会产生竞争-冒险现象。图5-62用移位寄存器构成的顺序脉冲发生器

a)逻辑电路b)状态图c)时序图5.5序列信号发生器5.5.1计数型序列信号发生器

5.5.2移存型序列信号发生器

5.5.1计数型序列信号发生器图5-63用计数器和数据选择器构成的

序列信号发生器表5-16图5-63的状态转移表5.5.2移存型序列信号发生器图5-64用计数器和译码器构成的序列信号发生器5.5.2移存型序列信号发生器图5-65移位寄存器和数据选择器构成的序列信号发生器表5-17图5-66的状态表【例5-8】设计一个移存型序列信号发生器，要求产生的序列信号是“000111”，“000111”，…。解：(1)计算触发器个数。因为要求产生的序列信号的长度是6，所以选择三个触发器构成移位寄存器。

(2)选择移位方式，列出状态表。B5M18.TIF(3)选择移位寄存器，设计右移数据输入信号DIR。表5-19的真值表(4)选择实现DIR的方法。图5-66例5-8的逻辑电路5.6同步时序逻辑电路设计5.6.1同步时序逻辑电路的设计方法

5.6.2同步时序逻辑电路设计举例

5.6.1同步时序逻辑电路的设计方法1)逻辑抽象，确定原始状态表(图)：分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数，初步画出状态图和状态表。

2)状态化简：若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态，则称这两个状态为等价状态。

3)状态分配：状态分配又称状态编码。

4)触发器选型，并求出电路的驱动方程和输出方程：因为不同逻辑功能的触发器的驱动方式不同，所以用不同类型触发器设计出的电路也不一样。

5)画出逻辑电路：根据驱动方程和输出方程，画出逻辑电路。5.6.1同步时序逻辑电路的设计方法6)检查设计的电路是否自启动：有些设计需要检查电路是否自启动，如果电路不能自启动，则需要采取措施加以解决。图5-67同步时序逻辑电路的设计过程5.6.2同步时序逻辑电路设计举例【例5-9】试设计一个带有借位输出端的十二进制减计数器(1)确定触发器个数，列出状态编码表。因为计数器是在时钟信号的作用下自动地依次从一个状态转移到下一个状态，所以它没有输入变量，但有输出信号，因此该计数器是属于摩尔型的一种简单时序逻辑电路。

表5-20例5-9的状态编码表(2)选择触发器。本例选择下降沿触发的JK触发器。

(3)确定驱动方程和输出方程。（5-37）1)利用JK触发器的激励表确定电路的驱动方程：JK触发器的激励表见表5-21。表5-21JK触发器的激励表表5-22例5-9的J、K驱动信号表（5-38）（5-39）（5-40）图5