白中英 第五版 计算机组成原理第3章

3.1存储器概述

3.2SRAM存储器

3.3DRAM存储器

3.4只读存储器(ROM)和闪速存储器

3.5并行存储器

3.6Cache存储器第3章存储器

☆☆3.1存储器概述

3.1.1存储器分类

3.1.2存储器的分级结构

3.1.3存储器的技术指标半导体存储器主要由晶体管构成速度高，集成度高半导体RAM存储的信息易失做主存、高速缓存磁表面存储器容量大，价格低，存取速度慢。多用做辅助存储器。磁盘、磁带3.1.1存储器分类-按存储介质分3.1.1存储器分类-按存取方式分

随机存储器（RandomAccessMemory,RAM）顺序存储器

（Sequential

AccessMemory,SAM）任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关只能按某种顺序来存取，存取时间和存储单元的物理位置有关半导体存储器磁带3.1.1存储器分类-按存储内容可变性分

只读存储器ROM随机读写存储器RAM

存储的内容固定不变，即只能读出，不能写入。既能读出，又能写入3.1.1存储器分类-按信息易失性分易失性存储器非易失性存储器磁表面存储器断电后信息消失断电后仍能保存信息RAM（1）主存（内存） 主要存放CPU当前使用的程序和数据

（2）辅存（外存） 存放大量的应用程序和数据

（3）高速缓存(cache)

存放CPU当前一小段时间内多次使用的程序和数据

3.1.1存储器分类-按系统中的作用分速度快容量有限速度慢容量大速度很快容量小3.1.2存储器的分级结构

高速缓冲存储器：高速小容量半导体存储器存放计算机运行期间的大量程序和数据内存：CPU可直接访问的存储器外存：大容量辅助存储器。用来存放系统程序和大型数据文件及数据库。CPUCache内存外存计算机存储器关系图基本概念：存储单元-存储单位：存储一位二进制信息，是计算机存储信息的最小单位。b(bit)8位二进制数称为一个字节。B(Byte)

由许多的存储单元组成一个存储体。3.1.3主存储器的技术指标——（技术参数）存储单元地址：存储单元的编号，识别存储单元，从零开始。存储单元是计算机访问存储器的最小单位。按字节编址：一个存储单元存放一个字节。按字编址：一个存储单元存放一个字。例如一个16位二进制字存储单元可以存放两个字节。

基本概念3.1.3主存储器的技术指标1、存储容量指一个存储器所能容纳的二进制信息的总量。以比特表示容量。（bit）以字节数表示容量。（Byte）

如：某计算机存储器的容量为16K×16。表示它有16K个字，每个字的字长为16位。若用字节数表示，则可记为32K字节（32KB）其它常用单位：1KB=210B1MB=220B1GB=230B1TB=240B

3.1.3主存储器的技术指标2、存取时间启动读操作到完成该操作所经历的时间。3、存储周期连续启动两次读操作所需间隔的最小时间。通常存储周期大于存取时间。4、存储器带宽单位时间里存储器所存取的信息量。3.1.3主存储器的技术指标指标含义表现单位存储容量在一个存储器中可以容纳的二进制信息的总量存储空间的大小比特数，字节数存取时间启动读操作到完成一次存储器操作所经历的时间主存的速度ｎｓ存储周期连续启动两次操作所需间隔的最小时间主存的速度ｎｓ存储器带宽单位时间里存储器所存取的信息量数据传输速率技术指标位/秒，字节/秒存储器参数实例：现代DDR31033PC3-10600S2G存储矩阵

地址译码器地址输入存储器的基本结构数据输入输出控制信号输入输入输出控制电路地址译码器存储矩阵输入输出控制电路存储器RAM(Random-AccessMemory)ROM(Read-OnlyMemory)RAM(随机存取存储器):在运行状态可以随时进行读或写操作。存储的数据必须有电源供应才能保存,一旦掉电,数据全部丢失。ROM(只读存储器)：在正常工作状态只能读出信息。断电后信息不会丢失，常用于存放固定信息（如程序、常数等）。固定ROM可编程ROMSRAM(StaticRAM)：静态RAMDRAM(DynamicRAM)：动态RAM3.2SRAM存储器按存储内容可变性3.2SRAM存储器

3.2.1基本的静态存储元阵列

3.2.2基本的SRAM逻辑结构

3.2.3存储器的读写周期

目前广泛使用的半导体存储器。优点：存取速度快，存储体积小，可靠性高，价格高；缺点：容量小，断电后不能保存信息。3.2.1基本的静态存储元阵列play锁存器作为存储元3.2.2基本的SRAM逻辑结构

SRAM芯片大多采用双译码方式，以便组织更大的存储容量。将地址分成x向、y向两部分，第一级进行x向(行译码)和y向(列译码),然后在存储阵列中完成第二级的交叉译码。

读与写的互锁逻辑play3.2.3SRAM存储器的读写周期3.2.3SRAM存储器的读写周期【例1】下图是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。地址数据CSR/W练习题：课本P101，习题13.3DRAM存储器

3.3.1DRAM存储位元的记忆原理

3.3.2DRAM芯片的逻辑结构

3.3.3读/写周期

3.3.4存储器容量的扩充

3.3.5高级的DRAM结构

3.3.6DRAM主存读/写的正确性校验

3.3.1DRAM存储位元的记忆原理DRAM的存储元是由一个MOS晶体管和电容器组成的记忆电路。play3.3.2DRAM芯片的逻辑结构play3.3.2DRAM芯片的逻辑结构DRAM与SRAM不同的是：（1）增加了行地址锁存器和列地址锁存器。

行地址由行选通信号/RAS打入到行地址锁存器；列地址由列选通信号/CAS打入到列地址锁存器。（2）增加了刷新计数器和相应的控制电路。

DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。3.3.3读/写周期、刷新周期

读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。

2、刷新周期刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。刷新操作有两种刷新方式：集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。

例如刷新周期为8ms的内存，将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。

分散式刷新:每一行的刷新插入到正常的读/写周期之中。

假设DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms÷1024=7.8us进行一次。存储器与CPU连接存储器与CPU之间，要完成:①地址线的连接；②数据线的连接；③控制线的连接。存储器芯片结构：

芯片的存储容量＝2M×N＝存储单元数×每个存储单元的数据位数

M＝芯片地址线的个数；N＝数据线的个数存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。位扩展法字扩展法字位同时扩展法

3.3.4存储器容量的扩充

位扩展法当芯片的单元数满足存储器单元数的要求，但单元中的位数不满足要求时，需要进行位扩展。字扩展法当芯片单元中的的位数满足存储器位数的要求，但单元数不满足存储器单元数要求时，需进行字扩展。字位同时扩展法当芯片的单元数和单元的数据位均不满足存储器的要求时需要进行字和位的同时扩展。存储器系统的存储容量：2M×N位使用芯片的存储容量：2L×K位(L≤M，K≤N)

需要存储器芯片个数：(2M×N)/(2L×K)1．位扩展当芯片的单元数满足存储器单元数的要求，但单元中的位数不满足要求时，需要进行位扩展。例：用1K×4位的存储器芯片构成1K×8位的存储器。解：需要（1K×8）/（1K×4）＝2片地址线：存储器10根；数据线：8根；

2片芯片的数据线分别连接D7～D4、D3～D0

控制线：读写控制、使能控制位扩展的连接方式：

多个RAM芯片使用相同的地址信号、控制信号，数据线单独列出，分别接到数据总线的对应位。2．字扩展当芯片单元中的的位数满足存储器位数的要求，但单元数不满足存储器单元数要求时，需进行字扩展。例：用16K×8位的存储器芯片构成64K×8位的存储器。思路：1)所需芯片数量：

(64K×8位)/(16K×8位)=4片

2)芯片的连接方式

▲

地址线：存储器16位A15～A0；芯片14位A13～A0

高两位地址A15、A14用于选择芯片

▲数据线：存储器8位；芯片8位

▲

控制线：读写控制；片选——由高位地址经译码进行控制0123用4片16K×8位RAM，扩展成64K×8位存储器片号A15A14A13…A0A15…A010000…0~11…10000~03FF20100…0~11…14000~7FFF31000…0~11…18000~BFFF41100…0~11…1C000~FFFFplay3．字和位同时扩展当芯片的单元数和单元的数据位均不满足存储器的要求时需要进行字和位的同时扩展。例：用2114芯片（1K×4位）组成4K×8位存储器。解：所需芯片数：

▲地址线：地址12位A11～A0；2114芯片10位A9～A0

高两位地址A11、A10用于选择芯片

▲数据线：数据8位；芯片4位。

两片2114的数据线分别连接D7～D4和D3～D0

◆

将2114芯片分为4组，每组2片芯片。

▲

控制线：读写控制；片选——由高位地址经译码进行控制—

4组芯片字和位同时扩展的连接方式：＊各芯片的片内地址线、读/写控制线均对应地并接在地址和控制总线的对应位上；＊由高位地址（n位）译码产生2n个片选信号，决定芯片分成2n个组；＊由数据线决定每组的芯片片数。存储器模块条

存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。内存条有30脚、72脚、100脚、144脚、168脚、184脚、240脚等多种形式。

*3.3.5高级的DRAM结构

1、FPMDRAM

—快速页模式动态存储器

2、CDRAM—带高速缓冲存储器（cache）的动态存储器在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。

3、SDRAM

—同步型动态存储器

SDRAM与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。

4、DDR—

DDRSDRAM，双倍速率SDRAM*3.3.6DRAM主存读/写的正确性校验

DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。因此需进行正确性校验。正常的数据位上增加附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。

奇偶校验码海明校验码CRC校验码play3.4

只读存储器和闪速存储器

3.4.1

只读存储器ROM3.4.2

FLASH存储器3.4.1

只读存储器1.ROM的分类

只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。只读存储器定义优点缺点掩模式数据在芯片制造过程中就确定可靠性和集成度高，价格便宜不能重写一次编程用户可自行改变产品中某些存储元可以根据用户需要编程只能一次性改写。已淘汰。多次编程可以用紫外光照射或电擦除原来的数据，然后再重新写入新的数据可以多次改写ROM中的内容

PROM

EPROME2PROM

1.掩模ROM掩模ROM的逻辑符号和内部逻辑框图

2.可编程ROM

1)、EPROM--光擦除可编程只读存储器

2)、E2PROM--电擦除可编程只读存储器

紫外线照射擦除信息3.4.2FLASH存储器

FLASH存储器也翻译成闪速存储器，它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性指存放的数据在没有电源时可以长期保存。它既有RAM的优点，又有ROM的优点，称得上是存储技术划时代的进展。FLASH存储元是在EPROM存储元基础上发展起来的，由此可以看出创新与继承的关系。闪速存储器中的存储元，由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。写0，就是要在控制栅C上加正电压

存储元原始状态全为1

晶体管源极S加上正电压，吸收浮空栅中的电子，使全部存储元变成1状态FLASH存储器基本操作

读出电路检测到有电流，表示存储元中存1

控制栅加上正电压

FLASH存储器的阵列结构

在某一时间只有一条行选择线被激活。

U盘

TF卡

SD目前市场上常见的FLASH存储器：3.5并行存储器

▲

3.5.1双端口存储器

—空间并行技术▲

3.5.2多模块交叉存储器

—时间并行技术3.5.1双端口存储器

1.双端口存储器的逻辑结构

双端口存储器是指同一个存储器具有两组相互独立的读写控制线路,是一种高速工作的存储器。

2.无冲突读写控制

当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。3.有冲突的读写控制当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。3.5.2多模块交叉存储器

1.存储器的模块化组织

交叉方式某个模块进行存取时，其他模块不工作。某一模块出现故障时，其他模块可照常工作。通过增添模块来扩充存储器容量比较方便。各模块串行工作，存储器的带宽受到了限制。地址码的低位字段经过译码选择不同的模块，而高位字段指向相应模块内的存储字。对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。设存储容量为32字，分成M0－M3共四个模块，每个模块8个字

play2.多模块交叉存储器的基本结构

四模块交叉存储器结构框图流水线方式存取示意图＊若存取周期是T，总线传送周期是τ，存储器的交叉模块数为m，＊

＊交叉存储器连续读取n个字所需的时间为：t1=T+(n-1)τ＊顺序方式存储器连续读取n个字所需时间为：t2=nTt字模块W4M0W3M3W2M2W1M1W0M0Tτplay【例4】设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少?

带宽=单位时间里存储器所存取的信息量【解】连续读出4个字的信息总量是：

q＝4×64位＝256b

顺序存储器所需时间：

t2=nT＝4×200ns＝8×10-7s

连续读出4个字，交叉存储器所需时间：

t1=T+(n-1)τ＝200＋3×50＝350ns＝3.5×10-7s

交叉存储器的带宽为：

W1＝q/t1＝256b÷(3.5×10-7s)＝730Mb/s

顺序存储器的带宽为

W2＝q/t2＝256b÷(8×10-7s)＝320Mb/s3.6

Cache存储器3.6.1

cache基本原理3.6.2

主存与cache的地址映射3.6.3

替换策略3.6.4

cache的写操作策略3.6.1

cache基本原理Cache的功能目的：解决CPU和主存之间速度不匹配的问题。容量：在主存几百MB情况下，设置几百KB。硬件：SRAM。管理：全硬件实现。对用户透明。位置：2.cache的基本原理

Cache由存储体（SRAM）、相联存储表、管理逻辑组成。CPU与cache之间的数据交换以字为单位Cache与主存间的数据传送以数据块为单位一个块(Block)由若干字组成play

Cache的工作原理1、Cache与主存以块为单位进行操作2、当CPU发出访内操作请求后，首先由Cache控制器判断当前请求的字是否在Cache中，若在，叫命中，否则，不命中3、若命中：若是“读”请求，则直接对Cache读，与主存无关若是“写”请求：Cache单元与主存单元同时写只更新Cache单元并加标记，移出时修改主存4、未命中时：若是“读”请求，则从主存读出所需字送CPU，且把含该字的一块送Cache，称“装入”，若Cache已满，采用置换算法；若是“写”请求，直接写入主存。3.Cache的命中率命中率（HitRate）：h=NcNc+Nm※

cache/主存系统的平均访问时间ta：

ta=htc+(1-h)tm

tc＝命中时的cache访问时间

tm＝未命中时的主存访问时间h＝命中率Nc＝cache完成存取的总次数Nm＝主存完成存取的总次数设r=tm/tc表示主存慢于cache的倍率，e表示访问效率tce=ta=tchtc+

(1-h)tm=1r+

(1-r)h【例6】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。【解】命中率：

h=Nc/(Nc+Nm)=1900/(1900+100)=0.95

平均访问时间：ta=h·tc+(1-h)·tm=60ns

访问效率：e=tc/ta=50/60=83.3%Cache的数据块称为行用Li表示，其中i=0,1,…,m-1，共有m行主存的数据块称为块（Block）用Bj表示，其中j=0,1,…,n-1，共有n块行与块是等长的，包含k=2w个主存字字是CPU每次访问存储器时可存取的最小单位3.6.2主存与Cache的地址映射3.6.2主存与Cache的地址映射地址映射即是把主存地址定位到cache中。

全相联映射(fullyassociativemapping)可以将一个主存块存储到任意一个Cache行直接映射(directmapping)将一个主存块存储到唯一的一个Cache行组相联映射(setassociativemapping)可以将一个主存块存储到唯一的一个Cache组中任意一个行直接映射、组相联映射使用较多全相联映射主存的一个块直接拷贝到cache中的任意一行上优点：命中率较高，Cache的存储空间利用率高缺点：线路复杂，成本高，速度低全相联映射全相联映射的检索过程play直接映射多对一的映射关系，但一个主存块只能拷贝到cache的一个特定行位置上去。cache的行号i和主存的块号j有如下函数关系：i=jmodm（m为cache中的总行数）优点：硬件简单，容易实现缺点：命中率低，Cache的存储空间利用率低直接映射直接映射的检索过程play组相联映射将cache分成u组，每组v行，主存块存放到哪个组是固定的，至于存到该组哪一行是灵活的，即有如下函数关系：m＝u×v

组号q＝jmodu

组间采用直接映射，组内为全相联硬件较简单，速度较快，命中率较高组相联方式中若每组行数为v，常称之为v路组相联cache。组相联映射组相联映射的检索过程play3.6.3替换策略替换问题新主存块要进入Cache，决定替换哪个原主存块直接映射，只能替换唯一的一个Cache行全相联和组相联，需要选择替换策略（算法）1.最不经常使用算法(LFU:least-frequentlyused)

替换使用次数最少的块2.近期最少使用算法(LRU:least-recentlyused)

替换最久没有被使用的块3.随机法(random)

随意选择被替换的块，不依赖以前的使用情况每行设置一个计数器。从0开始计数，每访问一次，被访行的计数器增1。当需要替换时，将计数值最小的行换出，同时将这些行的计数器都清零。每行也设置一个计数器，cache每命中一次，命中行计数器清零，其它各行计数器增1。当需要替换时，将计数值最大的行换出。3.6.3替换策略例子：设cache有1、2、3、4共4个块，a、b、c、d等为主存中的块,访问顺序依次如下：a、b、c、d、b、b、c、c、d、d、a,下次若要再访问e块。问，采用LFU和LRU算法替换结果是不是相同？

LFU（最不经常使用）LRU（近期最少使用）

说明1块2块3块4