数字电子技术第6章半导体存储器和可编程逻辑器件-7989

第6章半导体存储器和可编程逻辑器件6.1半导体存储器6.2可编程逻辑器件PLD6.1半导体存储器半导体存贮器能存放大量二值信息的半导体器件。存储器的主要性能指标:存储时间存储容量半导体存储器按存取功能可分为两大类。（1）只读存储器ROMROM一般用来存放固定的程序和常数，所谓“只读”，是指不能随机写入。（2）随机存取存储器RAMRAM主要用于存放各种现场的输入输出数据和中间运算结果。其特点是能随机读出或写入。存储器RAM(Random-AccessMemory)ROM(Read-OnlyMemory)固定ROM可编程ROMPROMEPROME2PROMSRAM(StaticRAM)：静态RAMDRAM(DynamicRAM)：动态RAM6.1.1随机存储器RAM6.1.2只读存储器ROM几个基本概念：存储容量（M)：存储二值信息的总量。字数：字的总量。字长（位数）：表示一个信息多位二进制码称为一个字，字的位数称为字长。存储容量（M)＝字数×位数地址：每个字的编号。字数=2n（n为存储器外部地址线的线数）6.1.1随机存储器RAMRAM可分为单极型和双极型：双极型工作速率高，但是集成度不如单极型的高。目前，由于工艺水平的不断提高，单极型RAM的速率已经可以和双极型RAM相比，而且单极型RAM具有功耗低的优点。这里只以单极型RAM为例进行分析。

单极型RAM又可分为静态RAM与动态RAM：静态RAM是用MOS管触发器来存储代码，所用MOS管较多、集成度低、功耗也较大。动态RAM是用栅极分布电容保存信息，它的存储单元所需要的MOS管较少，因此集成度高、功耗也小。静态RAM使用方便，不需要刷新。一、RAM的基本结构RAM的基本结构如下图所示：存储矩阵地址译码器和读写电路地址片选信号读写控制信号数据输入和输出信号

下图是二元寻址的M字×1位RAM结构图，它的存储矩阵是n×m位。地址译码器分行译码器和列译码器，只有行及列共同选中的单元才能进行读、写。这种寻址的方式所需要行线和列线的总数较少。例如要存储256字×1位的容量，采用一元寻址就需要256条字线，若采用二元寻址只需n=16，m=16，共32条线也就可以了。nmR列地址全0行地址全011W二、RAM的存储单元1.静态随机存取存储器(SRAM)SRAM的本结构CE

OE

WE

=100高阻CE

OE

WE

=00X输入CE

OE

WE

=010输出CE

OE

WE

=011高阻SRAM的工作模式

工作模式

CE

WE

OE

I/O0~I/Om-1

保持(微功耗)

1

X

X

高阻

读

0

1

0

数据输出

写

0

0

X

数据输入

输出无效

0

1

1

高阻

RAM存储单元

静态SRAM(StaticRAM)双稳态存储单元电路列存储单元公用的门控制管，与读写控制电路相接Yi＝1时导通本单元门控制管:控制触发器与位线的接通。Xi=1时导通来自列地址译码器的输出来自列地址译码器的输出RAM存储单元

静态SRAM(StaticRAM)T5、T6导通T7

、T8均导通Xi=1Yj=1触发器的输出与数据线接通，该单元通过数据线读取数据。触发器与位线接通

动态存储单元及基本操作原理

T

存储单元写操作:X=1=0T导通，电容器C与位线B连通输入缓冲器被选通，数据DI经缓冲器和位线写入存储单元如果DI为1，则向电容器充电，C存1;反之电容器放电,C存0。

刷新R行选线X读/写输出缓冲器/灵敏放大器刷新缓冲器输入缓冲器位线B2.动态随机存取存储器读操作:X=1=1T导通，电容器C与位线B连通输出缓冲器/灵敏放大器被选通，C中存储的数据通过位线和缓冲器输出

T

刷新R行选线X输出缓冲器/灵敏放大器刷新缓冲器输入缓冲器位线B每次读出后，必须及时对读出单元刷新，即此时刷新控制R也为高电平，则读出的数据又经刷新缓冲器和位线对电容器C进行刷新。3.存储器容量的扩展

位扩展可以利用芯片的并联方式实现。···CE┇A11A0···WED0D1

D2

D3WECEA0A114K×4位I/O0I/O1I/O2I/O3D12D13D14D15CEA0A114K×4位I/O0I/O1I/O2I/O3WE(1)字长（位数）的扩展---用4KX4位的芯片组成4KX16位的存储系统。RAM存储容量的扩展(2)字数的扩展—用用8KX8位的芯片组成32KX8位的存储系统。RAM1D0D7A0A12CE1芯片数=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1系统地址线数=15系统:A0~A14

A13~A14?2000H2001H2002H┇3FFFH4000H400H4002H┇5FFFH6000H6001H6002H┇7FFFH0000H0001H0002H┇1FFFH芯片:A0~A12

32K×8位存储器系统的地址分配表各RAM芯片译码器有效输出端扩展的地址输入端A14A138K×8位RAM芯片地址输入端

A12A11A10A9A8A7A6A5A4A3A2A1A0对应的十六进制地址码

Ⅰ

00

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

10000H0001H0002H┇1FFFH

Ⅱ

01

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

12000H2001H2002H┇3FFFH

Ⅲ

10

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

14000H400H4002H┇5FFFH

Ⅳ

Y0

Y1

Y2

Y3

11

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

16000H6001H6002H┇7FFFH

字数的扩展可以利用外加译码器控制存储器芯片的片选输入端来实现。6.1.2只读存储器ROM

只读存储器，工作时内容只能读出，不能随时写入，所以称为只读存储器。(Read-OnlyMemory)ROM的分类按写入情况划分

固定ROM可编程ROMPROMEPROME2PROM按存贮单元中器件划分

二极管ROM三极管ROMMOS管ROM一、ROM的定义与基本结构存储矩阵

地址译码器地址输入ROM的定义与基本结构数据输出控制信号输入输出控制电路地址译码器存储矩阵输出控制电路一、固定ROM图中采用一个2线—4线地址译码器将两个地址码A0、Al译成四个地址W0~W3。存储单元是由二极管组成的4×4存储矩阵，其中1或0代码是用二极管有无来设置的。即当译码器输出所对应的W（字线）为高时，在线上的二极管导通，将相应的D（位线）与W相连使D为1，无二极管的D为0，如图中所存的信息为：D0：0101；D1：1110；D2：0011；D3：1010。三、ROM（二极管PROM）结构示意图存储矩阵位线字线输出控制电路M=44地址译码器字线与位线的交点都是一个存储单元。交点处有二极管相当存0，无二极管相当存1当OE=1时输出为高阻状态000101110010000101110010地址A1A0D3D2D1D0内容当OE=0时字线存储矩阵位线字线与位线的交点都是一个存储单元。交点处有MOS管相当存0，无MOS管相当存1。两维译码四、紫外线擦除、电可编程的EPROM2716器件EPROM2716是211×8位可改写存储器，有11位地址线A0～A10，产生字线为2048条，D7～D0是8位数据输出/输入线，编程或读操作时，数据由此输入或输出。

CS为片选控制信号，是低电平有效。

OE/PGM为读出/写入控制端低电平时输出有效，高电平进行编程，写入数据。五、集成电路ROMAT27C010，128K´8位ROM

工作模式A16~A0VPPD7~D0读00XAiX数据输出输出无效X1XXX高阻等待1XXAiX高阻快速编程010AiVPP数据输入编程校验001AiVPP数据输出6.2可编程逻辑器件PLD6.2.1PLD基本结构6.2.2PLD分类6.2.3通用阵列逻辑GAL6.2.4复杂可编程逻辑器件CPLD6.2.5现场可编程门阵列FPGA可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。6.2.1PLD基本结构与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号

可由或阵列直接输出，构成组合输出；通过寄存器输出，构成时序方式输出。1、PLD的基本结构与门阵列或门阵列乘积项和项互补输入2.

PLD的逻辑符号表示方法(1)

连接的方式(2)基本门电路的表示方式L=A•B•C与门或门ABCDL

ABC&

LL=A+B+C+DAB

C≥1L

D三态输出缓冲器输出恒等于0的与门输出为1的与门输入缓冲器(3)简单的PROM电路图，右图是左图的简化形式。实现的函数为：固定连接点（与）编程连接点（或）3.PLD的分类PROMPLAPALGAL低密度可编程逻辑器件（LDPLD）EPLDCPLDFPGA高密度可编程逻辑器件（HDPLD）可编程逻辑器件（PLD）(1)按集成密度划分为(2)按结构特点划分简单PLD(PAL，GAL)复杂的可编程器件(CPLD):CPLD的代表芯片如：Altera的MAX系列现场可编程门阵列(FPGA)PLD中的三种与、或阵列与阵列、或阵列均可编程(PLA)与阵列固定，或阵列可编程(PROM)与阵列可编程，或阵列固定(PAL和GAL等)(3)按PLD中的与、或阵列是否编程分（4）PLD实现组合逻辑电路例1由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。写出该电路的逻辑表达式：AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCn例2试写出该电路的逻辑表达式。

用PLD实现逻辑电路的方法与过程用可编程逻辑器件设计电路需要相应的开发软件平台和编程器，可编程逻辑器件开发软件和相应的编程器多种多样。可编程逻辑器件设计电路过程如下图所示。电路方设案计设计输入优化电路选择器件编程器时件序功检能查特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。从组合电路角度来看:例3：试用适当容量的PROM实现两个两位二进制数比较的比较器。

（1）两个两位二进制数分别为A1A0和B1B0，当A1A0大于B1B0时，F1＝1，A1A0等于B1B0时，F2＝1，A1A0小于B1B0时，F3＝1，下表给出了两位二进制数比较结果的输入输出对照表。输入地址信号为电路的输入逻辑变量

存储矩阵为或阵列把乘积项组合成m个逻辑函数输出。地址译码器产生2n个字线为固定与阵列产生2n个乘积项2023/1/1341

由此可写出输出逻辑函数的最小项表达式为：

F1＝m（4,8,9,12,13,14）

F2＝m（0,5,10,15）

F3＝m（1,2,3,6,7,11）

（2）把A1A0和B1B0作为PROM的输入信号，F1、F2和F3为或阵列的输出，下图是用PROM实现比较器的阵列图。2023/1/1342

（3）选用PROM的容量16×3位可满足要求。实现简单的组合逻辑电路函数方便。

大多数组合逻辑函数的最小项不超过40个，使得PROM芯片的面积利用率不高，功耗增加。PROM与阵列固定，必须进行全译码，产生全部的最小项。

4个地址进行全译码，产生16个乘积项。0...16

3个输出产生3个乘积项之和函数。

为解决这一问题，考虑与阵列也设计成可编程形式来实现组合逻辑，由这一设想发明了可编程逻辑阵列（PLA）。2023/1/1343例4:试用PLA实现四位自然二进制码转换成四位格雷码。

（1）设四位自然二进制码为B3B2B1B0，四位格雷码为G3G2G1G0，其对应的真值表如下表所示。NB3

B2

B1

B0G3

G2

G1

G0012345678910111213141500000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000

根据表列出逻辑函数并简化，得最简输出表达式如下：

（2）转换器有四个输入信号，化简后需用到7个不同的乘积项，组成4个输出函数，故选用四输入的7×4PLA实现，下图是四位自然二进制码转换为四位格雷码转换器PLA阵列图。

右图仅用了七个乘积项，比PROM全译码少用9个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较PROM有优越之处。PLA除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。4个输出与阵列或阵列四个自然二进制码输入××××××××七个乘积项例5：PLA和D触发器组成的同步时序电路如图所示，要求：（1）写出电路的驱动方程、输出方程。（2）分析电路功能，画出电路的状态转换图。D

Q0

Q0D

Q1

Q1D

Q2

Q2QCCCP解：（1）根据PLA与或阵列的输入/输出关系，可直接得到各触发器的激励方程及输出方程：D0=Q0+Q1Q0

D1=Q1Q0+Q1Q0D2=Q0

Q2+Q2Q0QCC=Q0

Q1Q2+

Q0

Q1

Q2D0=Q0+Q1Q0D02023/1/1346（2）先设定电路的状态，根据触发器的激励方程和输出方程，可列出下表所示的电路状态转换表。

Q2

Q1

Q0D2

D1

D0Q2n+1Q1n+1Q0n+1QCC00000101001110010111011110101110101000111100111010101110101000111100111010000010根据状态转换表，画出下图所示的电路状态转换图。000101111110001011010100

该电路是能够自启动的同步六进制计数器。2023/1/1347

从以上设计可知，用PLA设计电路具有节省存储单元等等优点。

但是由于PLA制作工艺复杂，并且不具备优秀的软件开发工具的支持，使得PLA的性能价格比不理想，使其发展受到限制。

后继科技工作者发明了性能价格比更加良好的器件可编程阵列逻辑（PAL）。6.2.3通用阵列逻辑GAL采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的特性。与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（OutputLogicMacroCell）。GAL和PAL在结构上的区别见下图：PAL结构GAL结构

适当地为OLMC进行编程，GAL就可以在功能上代替前面讨论过的PAL各种类型及其派生类型。（一）GAL器件结构和特点

GAL器件型号定义和PAL一样根据输入输出的数量来确定，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型。1.GAL16V8的基本结构8个输入缓冲器8个反馈缓冲器一个共用时钟CLK8个输出缓冲器8个OLMC2.GAL输出逻辑宏单元OLMC的组成输出逻辑宏单元OLMC由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图：组合输出时序输出3.输出逻辑宏单元OLMC组态输出逻辑宏单元由对AC1(n)

和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。(1)专用输入组态：I/O可以作为输入端，提供给相邻的逻辑宏单元。本级输入信号却来自另一相邻宏单元。此时AC1(n)＝1，AC0＝0，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止。01(2)专用输出组态：本单元的反馈信号和相邻单元的信号都被阻断。异或门的输出不经过D触发器，直接由处于使能状态的三态门输出。通过编程，使第一条乘积项经过乘积项数据选择器作为或门的输入。

AC1(n)＝0，AC0＝0，四路反馈数据选择器FMUX输出接在低电平。（3）寄存器组态：当AC1(n)＝0，AC0＝1时，如下图所示。或门的输入有8个乘积项。此时OMUX选中触发器的同相输出Q端作为输出信号。反馈输入信号来自D触发器的反相端。

OE、CLK作为输出缓冲器的使能信号和时钟，为公共端。4.GAL是继PAL之后具有较高性能的PLD，和PAL相比，具有以下特点：有较高的通用性和灵活性：它的每个逻辑宏单元可以根据需要任意组态，既可实现组合电路，又可实现时序电路。(2)

100％可编程：GAL采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，当编程或逻辑设计有错时，可以擦除重新编程、反复修改，直到得到正确的结果，因而每个芯片可100％编程。(3)

100%可测试：GAL的宏单元接成时序状态，可以通过测试软件对它们的状态进行预置，从而可以随意将电路置于某一状态，以缩短测试过程，保证电路在编程以后，对编程结果100％可测。(4)

高性能的E2COMS工艺：GAL具有高速度、低功耗的特点，并且编程数据可保存20年以上。（二）GAL器件的编程方法和应用对GAL编程是设计电路的最后一个环节。除了对与阵列编程之外，还要对逻辑宏单元进行编程，以达到预定的输出逻辑关系。目前GAL的编程方法有两种：一种是早期的GAL器件编程需要使用专门的编程器，将需要编程的GAL器件插入编程器进行编程，然后将编程后的GAL器件连接在电路中的系统。另一种是新一代的GAL器件，可以脱离开编程器，直接在设计者的电路系统上编程。这样应当具备GAL编程的开发系统：软件开发平台和硬件编程设备，而软件平台是不可缺少的。与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元；每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件;6.2.4复杂可编程逻辑器件CPLD一、CPLD的结构更多成积项、更多宏单元、更多的输入信号。通用的CPLD器件逻辑块的结构

内部可编程连线区

n

宏单元1

宏单元2

宏单元3

·

·

·

可编程乘积项阵列

乘积项分配

宏单元m

内部可编程连线区

m

m

I/O块

XilnxXG500:90个36变量的乘积项,宏单元36个AlteraMAX7000:80个36变量的乘积项,宏单元16个XG500系列乘积项分配和宏单元可编程数据分配器可编程数据选择器宏输出可编程内部连线可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和I/O块之间的连接。连线区的可编程连接一般由E2CMOS管实现。可编程连接原理图

内部连线