CCD成像系统解析

CCD成像技术及其在遥感中的应用

第四章CCD成像系统郝志航内容CCD成像系统的构成时序发生器时序脉冲驱动器预放器相关双采样技术A/D转换器集成视频处理器小结CCD成像系统的构成光学镜头、CCD传感器、时序发生器和驱动器、预放器和视频处理器光学镜头CCD预放器滤波器CDS后置放大器AD转换器输出接口驱动器时序发生器控制与接口外部控制数据同步CCD成像系统的构成CCD传感器：将投影图像转换为电压图像；光学镜头：将景物投影到CCD上；时序发生器：产生CCD工作所需的时序脉冲；驱动器：放大时序脉冲功率，驱动大电容负载；预放器：阻抗匹配和放大以驱动传输线视频处理器：降低噪声、削减频率混淆、AD转换(滤波器、CDS、后置放大器和ADC)。时序发生器和驱动器时序发生器是CCD工作的基础。设计前提是细致阅读说明书，确定：时序脉冲的数量；时序脉冲的时间特性：时序特性、脉宽、上升和下降沿；时序脉冲的电压特性：每个脉冲的凹凸电平；时序脉冲的负载特性：每个脉冲的电容负载。时序发生器和驱动器TCD1503DOS1OS2SHCPRS2B1E2ECPRS1O2O2B8种脉冲：1O、2O、1E、2E、2B、SH、RS、CP。实际只有5种：1X、2X、SH、RS、CP。时序发生器和驱动器TCD1503Dφ1E,O第1相时钟，Clock(Phase1)φ2E,O第2相时钟，Clock(Phase2)φ2B末级第2相时钟，FinalStageClock(Phase2)SH转移栅，ShiftGateRS复位栅，ResetGateCP嵌位栅，ClampGateOS1信号输出1，SignalOutput1OS2信号输出2，SignalOutput2OD电源，PowerSS地，GroundNC空脚，NonConnection时序发生器和驱动器TCD1503D时序特性时序发生器和驱动器TCD1503D时序脉冲的时间特性：脉宽、上升和下降沿时序发生器和驱动器TCD1503D名称最小典型最大单位t1,t5200500―nst2t4050―nst310001500―ns名称最小典型最大单位t160100―nst1710100―nst18200――nst19200――ns时序发生器和驱动器TCD1503D名称最小典型最大单位t6,t70100―nst8,t10020―nst910100―nst11010―nst12,t14:0~20nst13:10~100nst17:0~100nst16:10~100ns时序发生器和驱动器TCD1503D时序脉冲的电压特性时序发生器和驱动器TCD1503D时序脉冲的负载特性时序发生器和驱动器TCD1503D时序脉冲的数量8种：其中1O和2O，1E和2E是成对的，频率相同；RS和CP与1O等频率相同；2B与2O、2E相同；SH每行一个是行频的标记。时序脉冲的时间特性：时序特性、脉宽、上升和下降沿的要求比较低，一般的TTL和高速CMOS电路可以满足要求；时序脉冲的电压特性：高电平：5V，低电平：0V；时序脉冲的负载特性：最大的电容负载为350pf。通常不用特地的驱动。时序简洁，驱动负载小，驱动简洁，可以运用TTL和高速CMOS电路。时序发生器和驱动器TH7888A帧转移CCD像元数：1024x1024帧速率：30帧/s具有抗晕结构具有电子快门功能像元尺寸：14x14m2成像区面积：14,34x14,34mm²1、2通道输出可选，每通道输出速率：20MHz制冷功能时序发生器和驱动器TH7888A时钟脉冲数量：13成像区4，存储区4，水平读出2垂直到水平1，复位1，抗晕1直流偏置：9个成像区和存储区皆为4相。时序发生器和驱动器TH7888A成像区和存储区皆为4相。时序发生器和驱动器TH7888A见图A读出时序见图B快速转移时序时序发生器和驱动器TH7888A积分时两相下的势阱可以收集电荷。积分---快速转移---读出成像区积分和存储区读出可以同时进行。时序发生器和驱动器TH7888A

1：12个哑像元2：1个隔离像元+16个暗参考像元+5个隔离像元3：1024个有效像元见图D图A:读出时序时序发生器和驱动器TH7888A见图C微小环节图图B：快转时序时序发生器和驱动器TH7888A图C：垂直转移或快转时序放大时序发生器和驱动器TH7888A图D：水平读出时序t1=7ns典型t2=5ns典型td=8ns典型延迟时序发生器和驱动器TH7888A读出模式驱动时钟单输出Vos1单输出Vos2(镜像效果)双输出（并行）L1管脚B2、B3、B1管脚B2、A3、A1管脚B2、B3、A1L2管脚A2、A3、A1管脚A2、B3、B1管脚A2、B3、B1通过L1和L2连接不同的引脚来变更电荷转移方向时序发生器和驱动器TH7888A电子快门：当把成像区的Pi栅全部设置为0V，全部的光生电荷无法收集，将全部通过抗晕栅泄漏掉，运用这种方法可以使积分时间变短。转移堵塞积分帧周期时序发生器和驱动器TH7888A像元合并上升和下降沿参照图C和D每次转移两行像元电荷到水平寄存器后才读出。2×2时序发生器和驱动器TH7888A像元合并每次读出两个像元电荷后才复位。复位脉冲的频率降低一倍。2×214m14m28m42m28m42m像元合并时序发生器和驱动器TH7888A它的优点是：将相机的灵敏度、信噪比提高，动态范围扩大；将摄像的帧频提高至原来的N倍；缺点：相机的辨别率降低了；多像素合并的信号增大很多，便要求移位寄存器具有更高的暂存实力。像元合并时序发生器和驱动器TH7888A时序发生器和驱动器TH7888A时序发生器和驱动器TH7888A垂直转移频率以及抗晕栅电压对饱和输出电压的影响垂直转移频率与饱和输出电压的关系抗晕栅电压与饱和输出电压的关系时序发生器时序发生器设计考虑：时序的数量(除CCD自身外，还应包括CDS、ADC等时序脉冲的数量)；每个时序中脉冲的数量；每个时序中脉冲的周期(不确定是一种周期)和宽度；每个时序脉冲与其它时序脉冲之间的相位关系。时序发生器时序发生器设计方案：运用中小规模数字逻辑电路运用只读存储器运用微处理器或数字信号处理器(DSP)运用可编程逻辑器件，CPLD或FPGA现在最普遍的方案是运用可编程逻辑器件，CPLD或FPGA。时序发生器运用数字逻辑电路设计时序发生器像元(列)计数器行计数器组合逻辑组合逻辑驱动器主时钟外触发清零CDS/ADC时序发生器运用数字逻辑电路设计时序发生器：计数器应当运用同步计数器；水平转移的两相时钟是反相的，但是不能用反相器产生，应当由一个触发器的正反两个输出端输出；组合逻辑设计时应当避开逻辑竞争；复位、信号嵌位、信号采样脉冲在一个像元读出周期内；为了产生这些脉冲，主时钟应当是像元时钟的倍数(具体倍数视状况而定)。时序发生器 运用只读存储器代替数字逻辑电路时序发生器中的组合逻辑就构成了只读存储器式的时序发生器，这只是时序发生器设计的一种过渡方案；但是因为只读存储器可以重新编制，因此它比数字逻辑电路时序发生器有更多的灵敏性。运用微处理器或DSP实现时序发生器设计是一种更为灵敏的方案，但是受CPU资源和运算速度的限制，一般在简洁时序状况下运用。时序发生器 运用CPLD和FPGA一类的可编程逻辑电路设计时序发生器是时序发生器设计的一大进步，有很多优点：CPLD和FPGA供应了丰富的硬件资源，可以设计特殊困难的时序；CPLD和FPGA有厂家和第三方供应的软件支撑，设计简洁、仿真便利，设计结果的成功率特殊高；元器件密度高、占用体积小、功耗低、牢靠性高。时序脉冲驱动器由分立元件制作的驱动器驱动器要求1驱动电压：高、低电压2驱动负载：电容负载实力3驱动时间：上升、下降沿和延迟时序脉冲驱动器Intersil集成电路驱动器EL7202,EL7212,EL7222EL7212EL7222EL7202高速驱动器，可以驱动很大的电容负载，最大脉冲电流可达2A，最高输出电压大于15V。时序脉冲驱动器EL7202,EL7212,EL7222负载电容为1000pf时，上升和下降沿分别为10ns和13ns(典型值)。时序脉冲驱动器EL7202,EL7212,EL7222特性曲线功耗与温度关系曲线上升下降沿与负载曲线时序脉冲驱动器Intersil集成电路驱动器ISL55110最大脉冲电流可达3.5A，最高输出电压大于12V。负载电容1000pf时，上升和下降沿为6.7ns(典型值)。ISL55110时序脉冲驱动器时序驱动器驱动负载电容时，将须要额外的功耗。功耗P的计算公式为：P=CV2F其中C=电容V=供电电压F=时钟频率举例C=4400pf,V=8V,f=5MHzP=1.41W预放器预放器要求：–增益带宽乘积–摆率(SlewRate)–过渡时间(SettingTime)–低噪声–过载复原简洁射随器预放器射随器+运算放大器预放器视频处理相关双采样视频处理相关双采样嵌位脉冲和采样脉冲的位置很重要，对信号质量影响很大，须要精细调整。视频处理相关双采样利用两个采样保持器制作的相关双采样电路视频处理相关双采样利用嵌位电路和采样电路制作的相关双采样电路嵌位电路高速CDS对开关特性和放大器性能要求很高，制作很困难。另一种CDS电路：双斜波积分电路在慢扫描CCD中有广泛地应用。ODOSRDR.ADC-1Pre-AmplifierCCDOn-chipAmplifierInverting

AmplifierIntegratorResetswitchInputSwitchPolaritySwitchComputerBus视频处理相关双采样参考电平采样时刻应当让开复位脉冲的干扰，积分器处于复位状态。t0Outputwave-formofCCD-1t0OutputvoltageofCDS视频处理相关双采样t1t2-1t1和t2之间CDS接至参考电平进行采样，积分器复位开关断开，起先积分，输出直线下降，斜率与参考电平成比例。t1t2Referencewindow视频处理相关双采样t1t2t3t3t2-1t2和t3之间，信号电荷起先转移到输出节点，将CDS与信号断开，输出维持不变。视频处理相关双采样t1t2t3t4-1t3t4Signalwindow视频处理相关双采样t3和t4之间CDS对信号采样，极性开关向下，积分，输出直线上升。t4-t3=t2-t1。ADC-1CDS断开信号，ADC对积分器输出采样和数字化。CDS准备下一个信号的处理。t1t2t3t4Voltagetobedigitised视频处理相关双采样与简洁的CDS不同，这种电路不仅只在参考电平和信号电平上各采一个点，而是采样一个时间段，因此减低噪声的效果更好。但是这种电路速度慢不适合高速的应用。后置放大器电压放大和直流偏置。A/D变换器集成视频处理器商品中称为模拟前端(AnalogFront-End)处理器和数字化器(Digitizer)。集成视频处理器将CDS电路、后置放大器和AD转换器集成在一起，有的甚至集成了滤波器。CDS放大器ADC集成视频处理器XRD9855EXAR公司是最早生产集成视频处理器的公司，XRD9855主要性能如下：a)采样频率最高可达16MHz；b)集成了相关双采样电路(CDS)；c)集成了10bitADC；d)增益可编程调整，6dB～38dB(PGA)；e)具有数字黑电平自动校准功能；XRD9855原理框图集成视频处理器XRD9855CDS和增益调整：CDS嵌位和采样的位置是SHP和SHD的下降沿。由内部脉冲SDRK、CLAMP和SPIX限制XRD9855CDS和增益调整原理框图SHP和SHD位置须要调整！集成视频处理器XRD9855CDS和增益调整：总增益可以表达为：Gain[dB]=6+32*(code/255)PGA1增益为0dB,8dB和16dB，PGA2增益为6dBto22dB，最小增益为6dB，最大增益为38dB。增益限制码值：0～255。XRD9855CDS和增益调整原理框图集成视频处理器XRD9855通过串口对各个寄存器送入串行数据限制增益和偏置等。集成视频处理器XRD9855XRD9855RST、SHP和SHD延时调整原理框图CDS须要RSTCCD、SHP和SHD位置精密调整。通常运用延迟线。集成视频处理器XRD9855XRD9855RST、SHP和SHD延时调整表集成视频处理器XRD9855多种因素会使视频输出信号的暗电平出现波动；为使暗电平维持一个固定电平，XRD9855中偏值调整以CCD输出的黑电平参考为依据，在输入指令的限制下自动完成。XRD9855暗电平调整原理框图集成视频处理器AD999512-bit,36MHzADC相关双采样(CDS)6dB～42dB10-bit可变增益放大器(VGA)暗电平嵌位电平可控片上集成时序发生器，精密时序核的时间辨别率<600ps支持6相垂直时钟支持2相和4相水平常钟模式片上集成3V水平和RG驱动器支持电子快门和机械快门AD公司为静止拍照数码相机设计生产集成视频处理器AD9995集成了CDS、可变增益放大器(VGA)、时序发生器、驱动器等。集成视频处理器AD9995AD9995支持最大的CCD像元尺寸为4096×4096AD9995能产生CCD垂直和水平常序的全部脉冲，也能产生AFE所需的内部脉冲。集成视频处理器AD9995水平常序H1~H4脉冲和复位RG脉冲驱动器的等效电路，最大驱动电压为3.3V。水平常序集成视频处理器AD9995AD9995精密时序发生器的工作依靠于“精密时序核”，它是AD9995中全部时间序列生成的基础。精密时序核运用主时钟(CLI)输入作为参考脉冲，主时钟频率应当与CCD像元时钟相同。下图是精密时序核将主时钟周期分为48个子周期的说明。当主时钟CLI频率为20MHz时，精密时序核的沿分辩率为1ns。水平常序集成视频处理器AD99951.RG上升沿位置2.RG下降沿位置3.SHP采样位置4.SHD采样位置5.H1上升沿位置6.H1下降沿位置(H2与H1反相)7.H3上升沿位置8.H3下降沿位置(H4与H3反相)高速时钟可编程的位置图水平常序集成视频处理器AD9995分区沿位置(10进制)寄存器值(10进制)寄存器值(2进制)10~110~11000000~001011212~2316~27010000~011011324~3532~43100000~101011436~4748~59110000~111011与XRD9855中延迟调整的功能类似。参数长度(bit)范围描述极性1高/低控制HL、H1、H3和RG的极性上升沿60~47个位置控制HL、H1、H3和RG的上升沿下降沿60~47个位置控制HL、H1、H3和RG的下降沿采样位置60~47个位置控制SHP和SHD的采样位置驱动能力30~7个电流强度控制HL、H1、H4和RG的输出(4.1mA/步)复位和采样脉冲的位置由沿位置寄存器设定。沿位置寄存器6位，沿位置只有48个。寄存器数值映射到4个分区，每个分区包括12个沿的位置。水平常序集成视频处理器AD9995复位RG,行转移H1~H4和HL,采样时钟(SHP和SHD).信号沿都可以程序限制到一个像元周期内48个位置的随意一个。水平常序集成视频处理器AD9995AD9995可以特殊灵敏地生成CCD垂直时序。AD9995的6相垂直转移时钟V1~V6用于将每一行电荷转移到CCD水平移位寄存器中，每一个时钟都可以单独编程；编程的过程分为4步：利用垂直样式组寄存器为V1~V6生成独立的脉冲样式组；利用V-脉冲样式组与附加信息一起生成脉冲序列；运用脉冲序列构成一场垂直时序；每一场垂直时序最多可以包括7个不同的脉冲序列(对应一场的7个区)，最多可以构造6个场；最终，运用模式寄存器将这些场组合起来完成不同的工作模式。垂直时序集成视频处理器AD9995第一步：利用垂直样式组寄存器为V1~V6生成独立的脉冲样式组，最多可以有10种样式。垂直时序集成视频处理器AD9995其次步：利用V-序列寄存器将V-脉冲样式组与起始位置、重复次数和行消隐脉冲等附加信息一起生成脉冲序列。最多可以产生10个脉冲序列。垂直时序集成视频处理器AD9995第三步：运用场寄存器限制脉冲序列构成一场垂直时序；每一场垂直时序最多可以包括7个不同的脉冲序列(对应一场的7个区)，最多可以构造6个场垂直时序集成视频处理器AD9995第四步：运用模式寄存器将这些场组合起来完成不同的工作模式。最多可以将7场以任一次序组合。垂直时序集成视频处理器AD9995模拟前端功能框图AFE集成视频处理器AD9995AD9995典型应用框图CCD成像系统AUDINEP