数字逻辑电路：总复习

门电路是基本细胞，重点是“与非门”

门电路是集成电路时代元器件的“晶体管”元器件(components,elements,cell)的内涵是变化的与非门外特性：高低电平、电流流向、负载能力、开关特性门电路组成的组合逻辑典型中规模器件

译码器、选择器、4位加法器要重点掌握比较器、编码器、数据分配器、运算器ALU要清楚原理触发器和门电路组成的时序逻辑中规模器件

触发方式的演变和触发器的外特性（重点是D触发器）计数器、寄存器、移位寄存器掌握原理，会设计，会使用典型的可编程逻辑器件

PROM,PLA,PAL,GAL会使用数字逻辑总复习第一章逻辑代数

1.1逻辑代数的基本运算与公式

1.2公式法化简逻辑函数

1.3图解法(卡诺图)化简逻辑函数

1.4逻辑函数的表格法化简(Q-M法)数字逻辑总复习公式法化简的缺点需要复杂的计算，容易出错；不容易判断结果是否为最简；图解法优点：直观明了，过程简单，可从图上直接求出最简表达式；缺点：函数变量不能太多，一般为4变量及4变量以下；4变量以上用卡诺图化简比较困难。卡诺图的构成及编码特点（最大到4变量）卡诺图化简的步骤表格法化简的基本思想和步骤核心思想：寻找“相邻两个最小项中有一个变量互补”在最小项编号上的规律根据最小项编号中“1”的个数差就能判断是否相邻!

最小项编号中“1”的个数差：

等于0，最小项肯定不相邻！等于1，最小项有可能相邻！大于1，最小项肯定不相邻！（1）求全部质蕴涵项：先将最小项按mi编号中所含“1”的个数分组；“1”的个数相同的最小项分在一组，并按组号大小排序；在相邻组间合并所有最小项，得到函数的全部质蕴涵项（2）求必要质蕴涵项：从全部质蕴涵项中消去冗余项，得到必要质蕴涵项，即为化简结果数字逻辑总复习

2.2门电路门电路的基本知识典型与非门电路结构与非门电路的外部特性与级连集电极开路（OC）与非门三态门及其使用3.2门电路（23）6R13KT1T2T3T4T5R5100R43KR3360R2500Vcc＝5V输入A输入B输出典型的五管TTL“与非门”只分析原理，不讲如何设计。门电路级联时，前一个器件的输出就是后一个器件的输入，后一个是前一个的负载，两者会相互影响。“0”“1”“1”“0”“0”“1”IIL

IIHIOLIOHVHVL普通门1.6mA40μA16mA0.4mA3.6V0.3V与非门外特性与级连“0”“1”“0“1”IILIOHIIHIOL三态门ABAB多种形式的三态门:G是否反向;输出是否反向;输入变量的个数＝0，正常态；＝1，高阻态；G＝1，正常态G＝0，高阻态三态门的种类很多:输出带反向的叫“三态与非门”或“三态非门”;不带反向的叫“三态驱动门”.GGG高电平有效还是低电平有效？总线传输、长距离传输、板间、片间用低电平有效，抗干扰能力强。片内的信号传输，用高电平传输，便于识别。BUS“0”“0”“0”“0”“1”“1”IOH

IOZIOZ

IIH

IIH

IIH

“1”“0”“1”“0”“0”“0”“1”“1”“1”IOL

IOZIOZ

IIL

IIL

IIZ

“0”“1”“0”BUS总线为”1”态总线为”0”态三态门组成总线的电流特性数字逻辑总复习

2.3常用的中规模组合逻辑电路译码器编码器数据选择器数据比较器数字逻辑总复习

2.3常用的中规模组合逻辑电路译码器：变量译码器，码制译码器变量译码器的设计步骤：2－4，3－8译码器，译码器的扩展组合逻辑设计中的竞争与冒险，如何消除码制译码器的设计方法1、不完全译码的BCD译码器2、完全译码的BCD译码器数字逻辑总复习

2.3常用的中规模组合逻辑电路编码器编码器原理：基本编码器（4－2、8－3编码器）优先编码器(PriorityEncoder)8-3优先编码器扩展应用：16-4优先编码器数字逻辑总复习

2.3常用的中规模组合逻辑电路数据选择器在选择控制的信号作用下，能从多个输入数据中选择一个或多个作为输出。多输入单输出数据选择器译码器与数据选择器实现逻辑函数数字逻辑总复习 2.4运算器与ALU加法器：主要掌握设计思想：串行/并行一位加法器原理四位串行进位加法器快速加法器16位加法器算术运算逻辑单元四位算术逻辑运算单元数字逻辑总复习运算器与ALU加法器：主要掌握设计思想：串行/并行一位加法器原理四位串行进位加法器快速加法器16位加法器算术运算逻辑单元四位算术逻辑运算单元16运算器一位全加器4位串行、并行加法器16位串行、并行加法器关键点减少进位传输延迟的级数，是加法器设计的主要矛盾3.3.5运算器(9)17Cn和Fn的形成需要三级门延迟Cn和Fn的形成需要二级门延迟四种形式的全加器（1）3.3.5运算器(11)18Cn的形成需要二级门延迟Fn的形成需要三级门延迟Cn的形成需要二级门延迟Fn的形成需要三级门延迟四种形式的全加器（3）19运算器4位并行加法器求和：进位产生函数Pi和进位传递函数Gi形成条件C1~C4得到原理表达式译码器与数据选择器S1S0Y00D001D110D211D3S1S0D0D1D2D3Y111011110101101110011100

Y0Y1Y2Y3ABY0Y1Y2Y3AB

用作扩展（译码器）5片2－4译码器构成4－16译码器。第一层的一个译码器用作选片。E=0时，CD＝00，选中左边一片，译出Y0…Y3;依此类推。选择器扩展:用双4选1选择器

扩展成16选1选择器S3S2S1S0Y0000Y001Y110Y211Y30100Y401Y510Y611Y71000Y801Y910Y1011Y111100Y1201Y1310Y1411Y1516选1功能表两种不同的扩展方案，从功能表上分析，可以先选低两位，也可以先选高两位。选择器扩展:先选低两位，再选高两位S3S2S1S0Y0000Y001Y110Y211Y3S3S2S1S0Y0100Y401Y510Y611Y7选择器扩展：用双4选1选择器(无E)

扩展成16选1选择器(1)S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

S1

S0

S3

S2

D0

D3

D4

D7

D8

D11

D12

D15

逻辑结构：S1S0控制第一层选择，S3S2控制第二层选择。两级选择结构S3S2S1S0Y0000Y00100Y41000Y81100Y12选择器扩展:先选高两位，再选低两位S3S2S1S0Y0001Y10101Y51001Y91101Y13选择器扩展：用双4选1选择器(无E)

扩展成16选1选择器(2)S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

S3

S2

S1

S0

D0

D1

D2

D3

P.121图4-34两级选择结构逻辑结构：S3S2控制第一层选择，S1S0控制第二层选择。D12…D13D14D15………由于信号经过任何逻辑门和导线都会产生时间延迟，所以电路所有输入达到稳定状态时，输出并不是立即达到稳定状态。逻辑电路中各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关，因此，输入信号经过不同路径到达输出端的时间有先有后，这种现象称为竞争现象

。

险象：由竞争导至的错误输出信号。4.4.1竞争现象与冒险的产生

组合逻辑电路的竞争与冒险

当考虑电路中存在的时间延迟时，该电路的实际输入、输出关系又将怎样呢？

当B=C=1时，假定每个门的延迟时间为tpd，则实际输入、输出关系可用如下所示的时间图来说明。FBACegd险象4.4.3险象的判断

代数法：

检查函数表达式中是否存在具备竞争条件的变量，即是否有某个变量X同时以原变量和反变量的形式出现在函数表达式中。

若存在具备竞争条件的变量X，则尝试消去函数式中的其他变量,看函数表达式是否会变为或者的形式。若会，则说明对应的逻辑电路可能产生险象。当描述电路的逻辑函数为“与-或”表达式时，采用卡诺图判断险象比代数法更为直观、方便。

卡诺图法：作出函数卡诺图，并画出和函数表达式中各“与”项对应的卡诺圈。若卡诺圈之间存在“相切”关系，即两卡诺圈之间存在不被同一卡诺圈包含的相邻最小项，则该电路可能产生险象。

4.4.4险象的消除一、用增加冗余项的方法消除险象

增加冗余项的方法是，通过在函数表达式中“或”上冗余的“与”项或者“与”上冗余的“或”项，消除可能产生的险象。

冗余项的选择可以采用代数法或者卡诺图法确定。三、选通法选通法不必增加任何器件，仅仅是利用选通脉冲的作用，从时间上加以控制，使输出避开险象脉冲。二、增加惯性延时环节消除险象的另一种方法是在组合电路输出端连接一个惯性延时环节。通常采用RC电路作惯性延时环节，如图所示。消除尖峰的方法1增加使能控制端E(Enable)2用电容滤除尖峰3在电路上增加冗余项去掉产生尖峰的逻辑条件！当电路中出现的逻辑组合时，增加一个冗余项，强迫F＝1。回头看，我们介绍的很多电路都是为了去除尖峰，修改了设计：1位加法器的4种结构的后两种，只用原变量或只用反变量；译码器与数字选择器增加使能控制端E等措施。消除尖峰的方法:增加冗余项FBAC1111BAC0001111001FBAC当B=C=1时在F中增加条件BC

数字逻辑总复习第三章：同步时序电路

3.1.触发器

3.2.同步时序电路的分析与设计方法

3.3.计数器

3.4.寄存器

3.5.移位寄存器设计时序电路要注意自启动问题注意计数器和寄存器的应用设计数字逻辑总复习第三章：同步时序电路

3.1.触发器：基本原理R-S触发器电位型D触发器边沿型D触发器正沿D触发器的开关特性主从JK触发器触发器触发方式是关键：边沿、脉冲(主从)、电位三种触发方式不同，触发器功能完全不同四类功能的触发器(D,JK,RS,T)，功能区别很大，D最好用，JK功能多。用的最多是D触发器，JK多用作计数器触发器的时钟关系配合很重要，要求重点掌握D触发器的开关特性

触发器边沿型D触发型原理：接收时钟脉冲CP某一跳变来到时，输出才变化为输入的值。正沿（上升沿）触发的D触发器特点:1.CP正跳变时，才接受输入数据。

2.CP＝1及CP＝0期间，输入数据变化不会影响触发器状态。QQDCPCPDQ43电位型D触发器(锁存器)存在的问题：抗干扰能力较差接收使能E为高电平时，输出随输入变化

触发器正沿FF输出E/CPD锁存器输出触发器正沿D触发器结构：165432CPDQCPDQDD45门2门4,门1门3,门5门6组成3个基本触发器。门5门6是主触发器，CP＝0期间D的变化不会影响它。43CPQDIIII5162II521436CPDQ触发器165432CPDQ正边沿D触发器分析当CP=“0”期间，正边沿D触发器状态保持。CP=“0”，门3和门4的输出为“1”，最上面的RS触发器状态保持。同时门6和门4中各有一个的输入为“1”，门6的另一个输入为，门4的另一个输入为D，门4的输出为。触发器正沿D触发器分析165432CPDQ门3的两个输入为“1”，另一个输入为，门3的输出为D。即顶端的RS触发器的输入为S＝D，R=，则Q=D，=；CP从“0”跳变为“1”后，触发器的输出端为输入的数据D。CP从“0”跳变为“1”后（正沿），DDDD触发器165432CPDQCP=“1”时，门3的输出为D，门4的输出为。假设在时钟正边沿跳变时，D＝”0”，正沿D触发器分析顶端RS触发器的输出保持Q=“0”,=“1”。则门3的输出由“1”变为“0”。不论D如何变化，门5的输出为“1”，门3的输出保持为“0”。门6的输出为“0”，门4的输出为“1”。CP＝“1”时，即使D＝“0”变了，输出的状态也不受D变化的影响。在D触发器结构中，该线称为维持“0”阻塞“1”线。49触发器165432CPDQ如果在时钟正边沿跳变时D＝“1”，门6的输入为“0”，门4的输出为“0”，不受D变化的影响。由于门4的输出为“0”，强制门3的输出为“1”，门3的输出也不受D变化的影响。顶端RS触发器的输出保持Q=“1”,=“0”。CP＝“1”时，即使D＝“1”变了，输出的状态也不受D变化的影响。则门3的输出为“1”。门4的输出由“1”变为“0”，在D触发器结构中，该线称为维持“1”阻塞“0”线。50触发器正沿D触发器的开关特性数据建立时间tsu(setup)数据保持时间th(hold)传输延迟参数tpdD触发器的三个开关参数描述输入数据D和时钟脉冲CP之间关系的参数数据建立时间tsu(setup)

数据保持时间th(hold)描述传输延迟的参数tpd

CP脉冲前沿到触发器翻转的时间描述CP脉冲宽度的参数tw(Width)twCP->=tsu(负脉冲准备数据)twCP+>=tpd

(正脉冲触发器稳定翻转)

Tmin

=twCP-+

twCP＋

fmax=1/Tmin

数字逻辑总复习第三章：同步时序电路

3.2.同步时序电路的分析与设计方法同步时序电路的基本概念：功能表、现态Qn、次态Qn+1、状态表与状态图、状态方程、激励表同步时序电路的分析步骤逻辑图激励方程状态图功能表（时序图）文字描述同步时序电路的设计步骤文字描述功能表状态图(状态表)激励方程逻辑图同步时序电路的设计设计：文字描述状态图(状态表)逻辑图同步计数器的设计步骤(典型的同步时序电路)写出计数器状态图或状态表选定触发器，求控制函数(用卡诺图、激励表)判断能否自启动，修改设计画逻辑图同步时序电路的设计步骤形成原始状态图和状态表状态化简与状态分配求控制函数和输出函数画逻辑图(不完全确定状态的同步时序设计不要求）计数器的功能：记录外部事件的变化；同步计数器对CP脉冲计数，一个脉冲变化一次状态快速进位逻辑是基础,并行预置数、清零方式、进位扩展是集成计数器的基本功能计数器的种类：同步计数器，异步计数器加法计数器(加1,加2等),减法计数器(减1,减2等),可逆计数器等二进制计数器(模为2n),十进制计数器,任意进制计数器等环形计数器,扭环计数器等特殊电路结构的计数器要求：会设计同步计数器（异步不要求）会判断自启动，并修改逻辑能自启动会使用中规模的集成计数器重点是课上讲的几种计数器计数器数字逻辑总复习第三章：同步时序电路

3.4.寄存器基本寄存器设计具有置数、保持、选择和输出控制功能的4D寄存器移位寄存器串入/并出的右移寄存器并入/并出的双向移位寄存器由功能表会设计寄存器和移位寄存器移位寄存器应用：序列信号发生器，组成环形计数器56计数器设计计数器时要注意的问题计数器的自启动设计D2＝Q1D1＝Q0D0＝Q2例：3位格雷码计数器，如果初始状态为000，可以计数格雷码序列

QCP

D

QCPD

QCPDCPQ2Q1Q0QQQ57设计计数器时要注意的问题上述计数器存在两个计数循环000001110111011100010101计数器如果初始状态为010或101，则该计数器不能完进入格码计数功能，就需要修正设计。能够自行进入工作循环的3位格雷码计数器计数器的自启动设计101很容易想到的是进入非工作循环就清零。如果按照这个状态图设计,电路结构会简单吗？请同学们按照前面介绍的设计步骤走一遍，这个电路要复杂得多！每个触发器下都有门电路！为什么会想到上面的状态图？000001110111011100101010000001110111011100010计数器的自启动设计

0011000110110011111100110000xxxxxxQ2Q1Q0Q2(n+1)Q1(n+1)Q0(n+1)原始状态表修改后的状态表原始状态卡诺图中两个任意项x每一位取确定值后应能进入循环.按照这个原始状态表设计，为使D2＝Q1和D1＝Q0保持不变，101的下一个状态的前两位一定要为01，010的下一个状态的前两位一定要为10；于是得到上图的状态表和表达式。101的下一个状态如果不是010，也可以是011,但此时的表达式要更复杂。

001100011011001111110011000001x10xQ2Q1Q0100010D2＝Q1D1＝Q0Q2(n+1)Q1(n+1)Q0(n+1)60修改设计后可以自动进入循环设计计数器时要注意的问题修正后的逻辑图计数器

QCPD

QCPD

QCPDCPQ2Q1Q0QQQFI0FI1FI2CPFI3FI4FI5(1)用6个触发器移位产生6个节拍,取其中3个为输出.T0T1T2T3T4T5T6T7T8T9T10T11

习题5.30

第一种方法:从波形图入手100000010000001000000100000010000001CP’FI0FI1FI2CPQ0Q1Q2(2)先将CP脉冲2分频,控制3个触发器的移位,得到Q0Q1Q2三个电平,再组合出FI0三个所需节拍.FI0FI1FI2CPT0T1T2T3T4T5T6T7T8T9T10T11习题5.30

第二种方法:从状态图入手001000100000010000一定需要6个状态!但是这个序列中有3个000,是不能区分的.最方便的是3位循环码产生6个状态.000001011111110100Q2Q1Q0010000001100000001011111110100000Q0Q1Q2FI0FI1FI2CPFI0=Q2Q1Q0;FI1=Q2Q1Q0;FI0=Q2Q1Q0;QCPDQCPDQCPDCP’Q2Q1Q0可以自启动的3位循环码计数器,增加一些电路后可以产生3个节拍脉冲.FI0FI1FI2CPT0T1T2T3T4T5T6T7T8T9T10T11第三种方法:用移位寄存器组成序列信号发生器的设计方法序列长度m=6的信号发生器.先取N=3,原始序列中有3个000;需增加两位触发器,取N=5,得到没有重复的新序列.按照序列信号发生器的设计方法,得到移入数据Q0的控制函数.001000010000100000Q2Q1Q0100000100000100000100000100000Q4Q3Q2Q1Q0移位寄存器应用:S0DRS1_CKRDQ0Q1Q2Q3组合逻辑电路“1”“0”产生特殊序列的信号发生器,设计DR的组合逻辑电路数字逻辑总复习教学内容

第五章：可编程逻辑器件重点是PROM和PLA,PALGAL要求知道基本概念69由PLA和D触发器组成BCD计数器PLA举例CPBCDWXYZ00000100012001030011401005010160110701118100091001PLA(Counter)BCD码CP70BCD计数器的激励