EDA技术与应用讲义 第章 原理图输入设计方法 QUARUS II本

第3章

原理图输入设计方法QuartusII版操作

<EDA技术与应用>课程讲义合肥工业大学彭良清上一章下一章本章内容何时使用原理图设计输入常用文件介绍设计步骤元件库和Altera宏的使用如何将VHDL代码文件生成图形符号何时使用原理图设计输入？符合传统的电路设计习惯一般只是在“top-level”(顶层)文件中使用？QuartusII常用文件介绍

文件扩展名称用途MAX+PLUSII中的名称.vhdVHDL代码源文件.vhd.bdf图形输入源文件.gdf.qsf器件引脚与编译配置指配文件.qsf.pofCPLD,EEPROM器件编程文件.pof.sofFPGA器件的SRAM文件配置.sof一般步骤电路的模块划分设计输入器件和引脚指配编译与排错功能仿真和时序仿真编程与配置，设计代码的芯片运行电路的模块划分人工根据电路功能进行模块划分合理的模块划分关系到电路的性能实现的难易程度根据模块划分和系统功能确定：

PLD芯片型号模块划分后，就可以进行具体设计了设计输入一般EDA软件允许3种设计输入：HDL语言电路图波形输入图形设计输入的过程++图形设计:图元图形设计:端口如何编写写一个新新的图形形文件？？FILE->NEW出出现以下下对话窗窗，选择择如下：：如何调入入元件？？Edit->InsertSymbol出现现下面窗窗口将自己编写写的符号调入入从标准库中中调入将符号之之间连线线调入I/O端口口元件符符号2类标标准库库Megafunctions/LPM宏宏模块块功能复杂杂、参数数可设置置的模块块Primitives基本图元元简单的、、功能固固定的逻逻辑元件件，不可可调整参参数如何将VHDL设计编编程SymbolVHDL文件编编译后，，自动生生成同名名的符号号文件符号文件件的扩展展名称（（*.bsf））调入过程程如下：：何为？？器器件和引引脚指配配器件指配配为设计输输入选选择合适适的PLD器件件型号何谓引脚脚指配将设计代代码（图图形）中中的端口（PORT）和PLD芯芯片的引引脚（（PIN）对应起来来的.指配文件件MAX+PLUSII：“*.acf”QuartusII：“*.qsf”器件和引引脚指配配的方法法方法有2种在软件的的菜单界界面中指指配修改指配配文件（是文本本文件））菜单界面面中指配修改指配配文件CHIPio_2d_lockBEGIN|iVD:INPUT_PIN=7;|iHD:INPUT_PIN=8;|iDENA:INPUT_PIN=6;|iCLK:INPUT_PIN=211;|oCLK:OUTPUT_PIN=237;|oVD:OUTPUT_PIN=234;|oHD:OUTPUT_PIN=233;|oDENA:OUTPUT_PIN=235;.................................................DEVICE=EPF10K30AQC240-2;END;........................................编译与与排错错编译过过程有有2种种，作作用分分别为为：语法编编译：：只是是综合合并输输出网网表编译设设计文文件，，综合合产生生门级级代码码编译器器只运运行到到综合合这步步就停停止了了编译器器只产产生估估算的的延时时数值值完全的的编译译：包包括编编译，，网表表输出出，综综合，，配置置器件件编译器器除了了完成成以上上的步步骤，，还要要将设设计配配置到到ALTERA的器器件中中去编译器器根据据器件件特性性产生生真正正的延延时时时间和和给器器件的的配置置文件件功能仿仿真和和时序序仿真真仿真的的概念念：在设计计代码码下载载到芯芯片前前，在在EDA软软件中中对设设计计的输输出出进行行波形形仿真真。常用的的2种种仿真真模式式功能仿仿真对设计计的逻逻辑功功能进进行仿仿真时序仿仿真对设计计的逻逻辑功功能和和信号号的时时间延延时进进行仿仿真。。仿真前前还要要做的的工作作输入信信号的的建立立QuartusII软软件中中关于仿仿真的的原文文2种仿仿真真文件件矢量波波形文文件：：aVectorWaveformFile(.vwf)文本矢矢量文文件atext-basedVectorFile(.vec),编程与与配置置最后，，如果仿仿真也也正正确的的话话，那我们们就可可以将设计计代码码配配置或或者编编程到到芯芯片片中中了了编程的的文件件类型型对于CPLD或者EPC2，，ECS1等配置置芯片片，编编程文文件扩扩展名名为：：“*.POF““配置的的文件件类型型对于FPGA芯片，，配置置文件件扩展展名为为：“*.SOF““硬件设设计和和软件件设计计的时时间协协调软件模模块划划分，，器件件的初初步信信号确确定（（主要要是根根据需需要的的I/O引引脚的的数量量）软件设设计，，硬件件外围围电路路设计计和器器件选选择软件仿仿真仿真完完成后后，器器件信信号的的重新新审核核，进进行硬硬件电电路图图设计计综合调调试完成设计的的几个个问题题如何组组织多多个设设计文文件的的系统统？，，项目目的概概念。。时钟系系统如如何设设计？？电路的的设计计功耗耗高速信信号的的软件件和硬硬件设设计Theend.以下内内容为为正正文的的引用用，可可不不阅读读。常用EDA工具具软件件EDA软件件方面面，大大体可可以分分为两两类：：PLD器件件厂商商提供供的EDA工具具。较较著名名的如如：Altera公公司的的Max+plusII和QuartusII、、Xilinx公公司的的FoundationSeries、、Latice-Vantis公司司的ispEXERTSystem。第三方方专业业软件件公司司提供供的EDA工具具。常常用的的有：：Synopsys公公司的的FPGACompilerII、ExemplarLogic公公司的的LeonardoSpectrum、Synplicity公公司的的Synplify。第三方方工具具软件件是对CPLD/FPGA生产产厂家家开发发软件件的补补充和和优化化，如如通常常认为为Max+plusII和和QuartusII对VHDL/VerilogHDL逻逻辑综综合能能力不不强，，如果果采用用专用用的HDL工具具进行行逻辑辑综合合，会会有效效地提提高综综合质质量。。ALTERA公公司司的EDA合作作伙伴伴硬件描描述语语言：：起源源是电子子电路路的文文本描描述。。最早的的发明明者：：美国国国防部部，VHDL,1983大浪淘淘沙，，为大大者二二：VHDL和VerilogHDL其他的的小兄兄弟：：ABEL、、AHDL、SystemVerilog、、SystemC。一个D触发发器的的VHDL代码码例子子--VHDLcodeposition:p83_ex4_11_DFF1---------------------------------------------------------------------------------LIBARYIEEE;--USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INBIT;D:INBIT;Q:OUTBIT);ENDENTITYDFF1;ARCHITECTUREbhvOFDFF1ISBEGINPROCESS(CLK)BEGINIFCLK'EVENTAND(CLK='1')AND(CLK'LAST_VALUE='0')THEN--严严格格的CLK信号号上升升沿定定义Q<=D;ENDIF;ENDPROCESS;ENDARCHITECTUREbhv;代码实实体（（5－－10）代码结结构体体（11－－20）如何使使用VHDL来来设计计电路路？VHDL设设计电电路的的的5步曲曲语言编编码逻辑综综合功能和和时序序仿真真器件适适配器件编编程使用MAX+PLUSII软件件的设设计过过程MAX+PLUSII设计计过程程说明明CompilerNetlistExtractor（（编译译器网网表提提取器器）:通过该该过程程生成成设计计项目目的网网表文文件,DatabaseBuilder(数据据库构构建器器):用于将将所有有的设设计文文件集集成到到项目目数据据库中中如果指指定端端口的的实体体已被被抽取取.则则从从盘中中读取取.cnf文文件信信息就就可以以了,因因而节节省了了时间间.LogicSynthesizer(逻辑辑综合合器):选择合合适的的逻辑辑化简简算法法,去除冗冗余和和无用用逻辑辑,有效使使用器器件的的逻辑辑资源源.Fitter(适配配器)将电路路适配配到某某个PLD器件件中。。TimingSNFExtractor(时序序SNF文文件提提取器器)产生用用于时时序仿仿真的的网表表文件件Assembler（汇汇编器器）产生用用于器器件编编程的的目标标代码码其他的的HDL综综合工工具Altera公公司MAX+PLUSII10.2（已经经停止止发行行，新新器件件不支支持））QUARTUSII5.0（推荐荐使用用）Xilinx公公司司ISE7.0：Xilinx公司司集成成开发发的工工具Foundation:Xilinx公公司早早期开开发工工具，，逐步步被ISE取代代ISEWebpack：Webpack是xilinx提提供的的免费费开发发软件件，功功能比比ISE少少一些些，可可以从从xilinx网站站下载载有了HDL语言言后？？硬件设设计人人员的工作作过程程已经类类似似与软件设设计人人员，那么么这种模模式的的好处处是？？让我们先先看看看原来来是如如何做做的－－>CompilerNetlistExtractor

（编编译器网表表提取器））TheCompilermodulethatconvertseachdesignfileinaproject(oreachcellofanEDIFInputFile)intoaseparatebinaryCNF.Thefilename(s)oftheCNF(s)arebasedontheprojectname.ExampleTheCompilerNetlistExtractoralsocreatesasingleHIFthatdocumentsthehierarchicalconnectionsbetweendesignfiles.Thismodulecontainsabuilt-inEDIFNetlistReader,VerilogNetlistReader,VHDLNetlistReader,andconvertersthattranslateADFsandSMFsforusewithMAX+PLUSII.Duringnetlistextraction,thismodulecheckseachdesignfileforproblemssuchasduplicatenodenames,missinginputsandoutputs,andoutputsthataretiedtogether.返回DatabaseBuilder(数据库构构建器):TheCompilermodulethatbuildsasingle,fullyflattenedprojectdatabasethatintegratesallthedesignfilesinaprojecthierarchy.TheDatabaseBuilderusestheHIFtolinktheCNFsthatdescribetheproject.BasedontheHIFdata,theDatabaseBuildercopieseachCNFintotheprojectdatabase.EachCNFisinsertedintothedatabaseasmanytimesasitisusedwithintheoriginalhierarchicalproject.Thedatabasethuspreservestheelectricalconnectivityoftheproject.TheCompilerusesthisdatabasefortheremainderofprojectprocessing.EachsubsequentCompilermoduleupdatesthedatabaseuntilitcontainsthefullyoptimizedproject.Inthebeginning,thedatabasecontainsonlytheoriginalnetlists;attheend,itcontainsafullyminimized,fittedproject,whichtheAssemblerusestocreateoneormorefilesfordeviceprogramming.Asitcreatesthedatabase,theDatabaseBuilderexaminesthelogicalcompletenessandconsistencyoftheproject,andchecksforboundaryconnectivityandsyntacticalerrors(e.g.,anodewithoutasourceordestination).Mosterrorsaredetectedandcanbeeasilycorrectedatthisstageofprojectprocessing.返回LogicSynthesizerTheCompilermodulethatsynthesizesthelogicinaproject'sdesignfiles.UsingthedatabasecreatedbytheDatabaseBuilder,theLogicSynthesizercalculatesBooleanequationsforeachinputtoaprimitiveandminimizesthelogicaccordingtoyourspecifications.ForprojectsthatuseJKorSRflipflops,theLogicSynthesizercheckseachcasetodeterminewhetheraDorTflipflopwillimplementtheprojectmoreefficiently.DorTflipflopsaresubstitutedwhereappropriate,andtheresultingequationsareminimizedaccordingly.TheLogicSynthesizeralsosynthesizesequationsforflipflopstoimplementstateregistersofstatemachines.AnequationforeachstatebitisoptimallyimplementedwitheitheraDorTflipflop.Ifnostatebitassignmentshavebeenmade,orifanincompletesetofstatebitassignmentshasbeencreated,theLogicSynthesizerautomaticallycreatesasetofstatebitstoencodethestatemachine.Theseencodingsarechosentominimizetheresourcesused.返回Fitter（适配配器）TheCompilermodulethatfitsthelogicofaprojectintooneormoredevices.UsingthedatabaseupdatedbythePartitioner,theFittermatchesthelogicrequirementsoftheprojectwiththeavailableresourcesofoneormoredevices.Itassignseachlogicfunctiontothebestlogiccelllocationandselectsappropriateinterconnectionpathsandpinassignments.TheFitterattemptstomatchanyresourceassignmentsmadefortheprojectwiththeresourcesonthedevice.Ifitcannotfindafit,theFitterallowsyoutooverridesomeorallofyourassignmentsorterminatecompilation.TheFittermodulegeneratesaFitFilethatdocumentspin,buriedlogiccell,chip,clique,anddeviceassignmentsmadebytheFittermoduleinthelastsuccessfulcompilation.Eachtimetheprojectcompilessuccessfully,theFitFileisoverwritten.Youcanback-annotatetheassignmentsinthefiletopreservetheminfuturecompilations.返回TimingSNFExtractor(时序SNF文件提提取器)TheCompilermodulethatcreatesatimingSNFcontainingthelogicandtiminginformationrequiredfortimingsimulation,delayprediction,andtiminganalysis.TheTimingSNFExtractoristurnedonwiththeTimingSNFExtractorcommand(Processingmenu).ItisalsoturnedonautomaticallywhenyouturnontheEDIFNetlistWriter,VerilogNetlistWriter,orVHDLNetlistWritercommand(Interfacesmenu).TheTimingSNFExtractorcannotbeturnedonatthesametimeastheFunctionalSNFExtractorortheLinkedSNFExtractor.AtimingSNFdescribesthefullyoptimizedcircuitafteralllogicsynthesisandfittinghavebeencompleted.Regardlessofwhetheraprojectispartitionedintomultipledevices,thetimingSNFdescribesaprojectasawhole.Therefore,timingsimulationandtiminganalysis(includingdelayprediction)areavailableonlyfortheprojectasawhole.Neithertimingsimulationnorfunctionaltestingisavailableforindividualdevicesinamulti-deviceproject.Functionaltestingisavailableonlyforasingle-deviceproject.返回Assembler（汇编器器）TheCompilermodulethatcreatesoneormoreprogrammingfilesforprogrammingorconfiguringthedevice(s)foraproject.TheAssemblermodulecompletesprojectprocessingbyconvertingtheFitter'sdevice,logiccell,andpinassignmentsintoaprogrammingimageforthedevice(s),intheformofoneormorePOFs,SOFs,HexFiles,TTFs,JamFiles,JBCFiles,and/orJEDECFiles.POFsandJEDECFilesarealwaysgenerated;SOFs,HexFiles,andTTFsarealwaysgeneratediftheprojectusesACEX1K,FLEX6000,FLEX8000orFLEX10Kdevices;andJamFilesandJBCFilesarealwaysgeneratedforMAX9000,MAX7000B,MAX7000AEorMAX3000Aprojects.IfyouturnontheEnableJTAGSupportoptionintheClassic&MAXGlobalProjectDeviceOptionsdialogbox(Assignmenu)ortheClassic&MAXIndividualDeviceOptionsdialogbox,theAssemblerwillalsogenerateJamFilesandJBCFilesforMAX7000AorMAX7000Sprojects.Aftercompilation,youcanalsouseSOFstocreatedifferenttypesoffilesforconfiguringFLEX6000,FLEX8000andFLEX10KdeviceswithConvertSRAMObjectFiles(Filemenu).TheprogrammingfilescanthenbeprocessedbytheMAX+PLUSIIProgrammerandtheMPUorAPUhardwaretoproduceworkingdevices.SeveralotherprogramminghardwaremanufacturersalsoprovideprogrammingsupportforAlteradevices.返回SimulationModeFunctionalSimulatesthebehaviorofflattenednetlistsextractedfromthedesignfiles.YoucanuseTclcommandsandscriptstocontrolsimulationandtoprovidevectorstimuli.YoucanalsoprovidevectorstimuliinaVectorWaveformFile(.vwf)oratext-basedVectorFile(.vec),althoughtheSimulatorusesonlythesequenceoflogiclevelchanges,andnottheirtiming,fromthevectorstimuli.Thistypeofsimulationalsoallowsyoutochecksimulationcoverage(theratioofoutputportsactuallytogglingbetween1and0duringsimulation,comparedtothetotalnumberofoutputportspresentinthenetlist).TimingUsesafullycompilednetlistthatincludesestimatedoractualtiminginformation.YoucanuseTclcommandsandscriptstocontrolsimulationandtoprovidevectorstimuli.YoucanalsoprovidevectorstimuliinaVectorWaveformFile(.vwf)oratext-basedVectorFile(.vec).Thistypeofsimulationalsoallowsyoutochecksetupandholdtimes,detectglitches,andchecksimulationcoverage(theratioofoutputportsactuallytogglingbetween1and0duringsimulation,comparedtothetotalnumberofoutputportspresentinthenetlist).TimingusingFastTimingModelPerformsatimingsimulationusingtheFastTimingModeltosimulatefastestpossibletimingconditionswiththefastestdevicespeedgradeMegafunctions/LPMArithmeticComponentsGatesI/OComponentsMemoryCompilerParallelFlashLoaderMegafunctionSignalTapIILogicAnalyzerMegafunctionStorageComponentsArithmeticComponentsaltaccumulatedivide*altfp_add_sublpm_absaltfp_multlpm_add_subaltmemmultlpm_comparealtmult_accumlpm_counteraltmult_addlpm_dividealtsqr