数字电路课件第5章时序逻辑电路

2023/1/10湘潭大学信息工程学院1第5章时序逻辑电路5.1时序逻辑电路的特点和表示方法5.2时序电路的分析方法5.3寄存器5.4计数器5.5顺序脉冲发生器5.6时序电路的设计方法2023/1/10湘潭大学信息工程学院25.1时序逻辑电路的特点逻辑功能上的特点(时序电路定义)任一时刻的稳定输出不仅决定于该时刻的输入，而且和电路原来状态有关。

结构上的特点

电路中包含存储元件─通常由触发器构成。存储元件的输出和电路输入间存在着反馈连接，这是时序电路区别于组合电路的重要特点之一。2023/1/10湘潭大学信息工程学院3时序逻辑电路的框图表示tn和tn+1：两个相邻的离散时间。现在的输入信号现在的输出信号存储电路现在的输入信号存储电路现在的输出信号F(tn

)=W[X(tn

),Q(tn

)]

(5-1)输出方程Z(tn)=H[X(tn),Q(tn)](5-3)驱动方程

Q(tn+1

)=G[Z(tn),Q(tn)](5-2)状态方程2023/1/10湘潭大学信息工程学院4时序电路分类

按触发方式分两类同步时序电路：所有触发器共用一个时钟信号，即所有触发器的状态转换发生在同一时刻异步时序电路：触发器的状态转换不一定发生在同一时刻。2023/1/10湘潭大学信息工程学院5时序电路分类

按输出方式分两类米里型：时序电路的输出状态与输入和现态有关的电路称为米里型莫尔型：输出状态只与现态有关的电路，称为莫尔型。2023/1/10湘潭大学信息工程学院6时序电路的逻辑功能表示法逻辑方程式F(tn

)=W[X(tn

),Q(tn

)]

(5-1)输出方程Z(tn)=H[X(tn),Q(tn)](5-3)驱动方程

Q(tn+1

)=G[Z(tn),Q(tn)](5-2)状态方程2023/1/10湘潭大学信息工程学院7时序电路的逻辑功能表示法状态转换表、状态图、时序图(工作波形图)时序电路的现态和次态，是由构成该时序电路的存储电路（一般由触发器组成）的现态和次态分别表示的，那么就可以用分析触发器的有关方法，列出时序电路的状态表，画出时序电路的卡诺图、状态图和时序图。以上四种表示方法从不同侧面突出了时序电路的逻辑功能，它们本质上是相通的，可相互转换。在实际中根据需要选用。2023/1/10湘潭大学信息工程学院85.2时序电路的分析方法分析一个时序电路，就是要找出给定时序电路的逻辑功能。对具体电路而言，就是通过分析找出电路的状态和电路的输出在输入信号和时钟信号作用下的变化规律。2023/1/10湘潭大学信息工程学院9①分析电路组成，写逻辑方程式根据给定电路，写出：时钟方程、驱动方程、输出方程分析步骤②求状态方程将驱动方程代入触发器特性方程，求出状态方程。将任何一组输入变量及电路的初始状态的取值代入状态方程和输出方程，即可计算出电路的次态值和相应输出值，然后继续这个过程，直到考虑了所有可能的状态为止。将这些计算结果列成真值表的形式，就得到状态转换真值表。④概括逻辑功能③进行计算和列状态转换真值表2023/1/10湘潭大学信息工程学院10分析过程示意图如下

给定电路写时钟方程输出方程驱动方程状态方程特性方程计算CP触发沿状态表时序图状态图概括逻辑功能2023/1/10湘潭大学信息工程学院11例5-1试分析图5-2所示时序电路的逻辑功能。⑴根据图5-2所示逻辑图写出：

输出方程时钟方程：CP1=CP2=CP3=CP驱动方程：J1=1K1=12023/1/10湘潭大学信息工程学院12例5-1J1=1K1=1⑵将驱动方程代入JK触发器的特性方程中求得状态方程：2023/1/10湘潭大学信息工程学院13例5-1求状态转换表和状态转换图，画波形图。设电路的初始状态将这一结果作为新的初始状态，再代入状态方程和输出方程…。将结果添入表中得到状态转换表。000000000002023/1/10湘潭大学信息工程学院14表5-2是状态转换表。01111000110111000001001010011100101000000001010011100101123456FCP顺序表5-2例5-1的状态转换表例5-12023/1/10湘潭大学信息工程学院15由状态转换表很容易画出状态转换图例5-1Q1Q2Q3F图5-7例5-1的波形图CP12345671000110该电路是一个六进制计数器。有效状态无效状态有效循环自启动000001010011100101Q3Q2Q11101112023/1/10湘潭大学信息工程学院16例5-2试分析图5-5所示时序电路的逻辑功能。解：⑴根据图5-5写出：驱动方程时钟方程

CP1=CP2=CP

输出方程

2023/1/10湘潭大学信息工程学院17例5-2⑶根据以上方程计算得状态表。驱动方程输出方程

中求得状态方程：⑵将驱动方程代入JK触发器的特性方程2023/1/10湘潭大学信息工程学院18例5-2

表5-3例5-2的状态表X

000000010000000001101111000001010011100101110111F⑷确定逻辑功能：X=0，回到00状态，且F=0；只有连续输入四个或四个以上个1时，才使F=1否则F=0。故该电路称作1111序列检测器。2023/1/10湘潭大学信息工程学院19例5-3试分析图5-7所示时序电路的逻辑功能。解：图5-7所示电路为异步时序电路。根据电路写出：时钟方程：

CP1=CP3=CP↓CP2=Q1↓输出方程：

K1=1J2=K2=1

K3=1驱动方程：2023/1/10湘潭大学信息工程学院20CP下降沿到来时方程有效

Q1下降沿到来时方程有效CP下降沿到来时方程有效根据驱动方程写出状态方程：例5-3

K1=1J2=K2=1K3=1分析异步时序电路时，只有确定状态方程有效，才可以将电路的初始状态和输入变量取值代入状态方程。2023/1/10湘潭大学信息工程学院21⑵列状态转换表，画出状态转换图表5-4例5-3状态转换表↓↓↓↓↓↓↓↓111010010000101110111↓↓↓↓↓↓↓↓↓↓↓↓0000100101001110000000000101001110012345CP3CP2

CP1FCP顺序CP↓

Q1↓CP↓例5-32023/1/10湘潭大学信息工程学院22CPQ1Q2Q3图5-9例5-3的波形图状态转换图如图5-8所示。例5-3由分析可知，此例是异步五进制计数器。2023/1/10湘潭大学信息工程学院235.3寄存器在数字系统和计算机中，经常要把一些数据信息暂时存放起来，等待处理。寄存器就是能暂时寄存数码的逻辑器件。寄存器内部的记忆单元是触发器。一个触发器可以存储一位二进制数，N个触发器就可以存储N位二进制数。主要数码寄存器、锁存器及移位寄存器。2023/1/10湘潭大学信息工程学院24作用电子数字计算机：存放参与运算的数据、结果、指令、地址等。各类数字系统：存放数据、特定意义的代码功能接收数码存放数码

输出数码

组成触发器

门电路

时序逻辑电路分类数码寄存器：用来存放一组二进制代码。移位寄存器：在移位脉冲作用下，二进制代码左移或右移。寄存器的作用、功能、分类及组成2023/1/10湘潭大学信息工程学院25数码寄存器具有存储二进制代码，并可输出所存二进制代码的功能。具有双拍和单拍两种工作方式。双拍工作方式是指接收数码时，先清零，再接收数码。单拍工作方式是指只需一个接收脉冲就可以完成接收数码的工作方式。集成数码寄存器几乎都采用单拍工作方式。数码寄存器要求所存的代码与输入代码相同，故由D触发器构成。

⒈数码寄存器2023/1/10湘潭大学信息工程学院26图5-10为四位上升沿触发D触发器74LS175的逻辑图。在时钟脉冲CP上升沿到来时，实现数据的并行输入-并行输出。

⒈数码寄存器2023/1/10湘潭大学信息工程学院27⒉锁存器锁存器有如下特点：锁存信号没到来时，锁存器的输出状态随输入信号变化而变化(相当于输出直接接到输入端，即所谓“透明”），当锁存信号到达时，锁存器输出状态保持锁存信号跳变时的状态。如图为一位D锁存器的逻辑图。2023/1/10湘潭大学信息工程学院28D=0时，Q=0；CP由1变0时，由于CP=0，将D和信号封锁住,基本RS触发器的输出状态不变，实现了锁存功能。当CP=1时，两个与或非门构成基本RS触发器：若D=l，得⒉锁存器2023/1/10湘潭大学信息工程学院29当CP由0变1时，即锁存信号到达时，Q的状态被锁存。如图为八位D锁存器74LS373的逻辑图。三态输出。而E=1时，输出为高组态。在CP=l，E=0时，Q=D。⒉锁存器只有输出使能信号E=0时，才有信号输出；2023/1/10湘潭大学信息工程学院30⒉锁存器图5-12八位D锁存器引脚图2023/1/10湘潭大学信息工程学院31⒊移位寄存器移位寄存器不仅可以存储代码，还可以将代码移位。⑴四位右移移位寄存器的原理：各触发器的次态方程为：四个脉冲过去之后，移位寄存器的波形图如图示：可用于：数据的串行-并行转换和数据的并行-串行转换。2023/1/10湘潭大学信息工程学院32⑵四位双向移位寄存器74194的逻辑图

清零保持右移左移送数××0001101101111工作状态S1

S0表5-474194的工作状态表2023/1/10湘潭大学信息工程学院3374194的外引脚排列图2023/1/10湘潭大学信息工程学院34例5-4试分析图5-17所示电路的逻辑功能。解：两片74194组成八位右移移位寄存器。并行输入数据为0N1N2N3N4N5N6N7，右移串行输入数据为SR=1。0N1N2N3N4N5N6N710S1S0=01→右移N7N6N5N4N3N2N10001S1S0=11→送数10N1N2N3N4N5N6110N1N2N3N4N511

10

N1N2N3N41111

0N1N2N31111

10N1N21111

110N1111111101启动命令ST=0使S1S0=11→送数。交互2023/1/10湘潭大学信息工程学院355.4计数器计数：具有记忆输入脉冲个数的作用称为计数。计数器：具有记忆输入脉冲个数功能的电路称为计数器。用途：计数器是现代数字系统中不可缺少的组成部分。主要用于计数、定时、分频和进行数字计算等。如各种数字仪表（万用表、测温表），各种数字表、钟等。2023/1/10湘潭大学信息工程学院36⒈计数器的分类按照各个触发器状态更新情况的不同可分为：同步计数器：各触发器受同一时钟脉冲─输入计数脉冲控制，同步更新状态。异步计数器：有的触发器受计数脉冲控制，有的是以其它触发器输出为时钟脉冲，状态更新有先有后。2023/1/10湘潭大学信息工程学院37⒈计数器的分类按照计数长度(计数容量)的不同分为：N进制：N为≥2的自然数，N叫做计数器的容量或计数长度。对于计数器的一位而言，电路有N个状态，该计数器就为N进制计数器。例如八进制计数器电路，一位八进制计数器应有八个状态，二位八进制计数器应有六十四个状态。n位八进制计数器应有8n个状态。二进制：N进制的特例。此时，N=2，对于n位二进制计数器，共有2n(2、4、8、16、32...)个状态。十进制：N进制的特例。此时，N=10。一位十进制计数器应有十个状态，二位十进制计数器应有一百个状态。n位十进制计数器应有10n个状态。2023/1/10湘潭大学信息工程学院38⒈计数器的分类按照计数器数值增减情况不同分为：加法计数器：随计数脉冲的输入递增计数。减法计数器：随计数脉冲的输入递减计数。可逆计数器：随计数脉冲的输入可增可减地计数。目前，集成计数器的种类很多，无需用户用触发器组成计数器，因此本节主要介绍集成计数器。

2023/1/10湘潭大学信息工程学院39⒉集成计数器⑴二进制计数器⑵8421编码十进制计数器(CC40160)⑶二—五—十进制异步加法计数器⑷可逆(加/减)计数器⑸用中规模集成计数器构成任意进制计数器⑹移位寄存器型计数器⑺扭环型计数器2023/1/10湘潭大学信息工程学院40⑴二进制计数器四位同步二进制加法计数器74161电路清零端预置数端(送数)计数：P=T=1（Cr=1，LD=1）保持：P=0，T=1；P=1，T=02023/1/10湘潭大学信息工程学院4174161的功能表⑴二进制计数器表5-574161功能表LLLLD0D1D2D3计数保持保持Q0Q1Q2Q3输出L××××××××HL××↑D0D1D2D3HHHH↑××××HHL××××××HH×L×××××CrLDPTCPD0D1D2D3输入2023/1/10湘潭大学信息工程学院4274161的逻辑符号和外引脚图⑴二进制计数器74161的逻辑符号2023/1/10湘潭大学信息工程学院43⑴二进制计数器74161的波形图2023/1/10湘潭大学信息工程学院44⑵8421编码十进制计数器8421编码十进制计数器74160是TTL型十进制加法计数器。CC40160是MOS型十进制加法计数器。CC40160是由TTL系列74160移植过来的，逻辑功能及引脚排列图完全一致。其特点是：计数器的初始值可由预置端任意置入。电路内部采用快速提前进位，为级联方便而专门有进位输出端。预置数与CP同步，清零与CP异步。

2023/1/10湘潭大学信息工程学院45CC40160功能表如表5-6所示。表5-6CC40160功能表⑵8421编码十进制计数器LLLLD0D1D2D3计数保持保持Q0Q1Q2Q3输出L××××××××HL××↑D0D1D2D3HHHH↑××××HHL××××××HH×L×××××CrLDEPETCPD0D1D2D3输入2023/1/10湘潭大学信息工程学院46CC40160的波形图如图5-30所示。⑵8421编码十进制计数器2023/1/10湘潭大学信息工程学院47CC40160的外引脚排列图如图5-31所示。⑵8421编码十进制计数器2023/1/10湘潭大学信息工程学院48⑶二—五—十进制异步加法计数器二—五—十进制异步加法计数器74290（T1290）的逻辑图如图所示。

二进制计数五进制计数器8421码十进制计数器5421码十进制计数器复位置位2023/1/10湘潭大学信息工程学院49表5-7是74290的功能表。⑶二—五—十进制异步加法计数器↓↓↓↓××××CPCP00CPCPQ0Q3

CP××××××××CP0

CP1有01111×00×S9（1）S9（2）二进制计数五进制计数8421码十进制计数5421码十进制计数1001100100000000Q3Q2Q1Q0输出有0×00×1111R0（1）R0（2）输入表5-774290功能表2023/1/10湘潭大学信息工程学院50⑶二—五—十进制异步加法计数器如图是74290的外引脚排列图。2023/1/10湘潭大学信息工程学院5174290的应用：实现二进制和五进制计数实现8421码十进制计数：5×2=10⑶二—五—十进制异步加法计数器实现5421码模10计数1100101110101001100001000011001000010000Q0Q3Q2Q154212023/1/10湘潭大学信息工程学院52实现任意进制计数实现模7加法计数器:主要的7个状态0000～0110为主循环状态，0111出现后瞬间即逝。⑶二—五—十进制异步加法计数器2023/1/10湘潭大学信息工程学院53⑷可逆（加/减）计数器可逆计数器亦称加/减计数器。同步加/减计数器有双时钟结构单时钟结构双时钟结构:有两个计数脉冲输入端的加/减计数器为双时钟结构。其中一个为加法计数脉冲输入端，另一个为减法计数脉冲输入端。单时钟结构：有一个计数脉冲输入端的加/减计数器同步十进制加减计数器74190为单时钟结构。它是靠加/减控制端的控制来实现加法或减法计数的。2023/1/10湘潭大学信息工程学院54预置数只要在置入端加入负脉冲，就可以对计数器置数，Q3Q2Q1Q0=D3D2D1D0。加/减计数M=0，做加法计数，M=1时，做减法计数。利用允许端可以使多片级联为同步工作方式。低位片计数器的MAX/MIN接到高位片的允许输入端，这样，只有计数到最大/最小时，才允许高位片计数器计数，否则不允许计数。

⑷可逆（加/减）计数器保持允许端为低电平时，做加/减计数。为高电平时，加减计数器处于保持状态。2023/1/10湘潭大学信息工程学院552023/1/10湘潭大学信息工程学院56⑸用中规模集成计数器构成任意进制计数器利用中规模集成计数器构成任意进制计数器的方法归纳起来有乘数法、复位法、和置数法。2023/1/10湘潭大学信息工程学院57①乘数法将两个计数器串接起来，即计数脉冲接到N进制计数器的时钟输入端，N进制计数器的输出接到M进制计数器的时钟输入端，则两个计数器一起构成了N×M进制计数器。74290就是典型例子，二进制和五进制计数器构成2×5=10进制计数器。

2023/1/10湘潭大学信息工程学院58②复位法用复位法构成N进制计数器所选用的中规模集成计数器的计数容量必须大于N。当输入N个计数脉冲之后，计数器应回到全0状态。

置零复位法。利用Cr=0时Q3Q2Q1Q0=0000，使计数器回到全0状态。预置端送0。使计数器数据输入全0，当第N－1个计数脉冲到达后，让预置数端LD=0，当第N个计数脉冲到来时Q3Q2Q1Q0=0000，使计数器回到全0状态。2023/1/10湘潭大学信息工程学院59③置数法置数法即对计数器进行预置数。在计数器计到最大数时，置入计数器状态转换图中的最小数，作为计数循环的起点；可以在计数到某个数之后，置入最大数，然后接着从0开始计数。如果用N进制计数器构成M进制计数器，需要跳过（N－M）个状态。或在N进制计数器计数长度中间跳过（N－M）个状态。2023/1/10湘潭大学信息工程学院60例：试用74161采用复位法构成十二进制计数器。解：对于十二进制计数器，当输入十二个计数脉冲后，Q3Q2Q1Q0=0000，使计数器回到全0状态。而对于四位二进制加法计数器，输入十二个计数脉冲后，Q3Q2Q1Q0=1100，所以要用74161构成十二进制计数器，当计到Q3Q2Q1Q0=1100，应使计数器Q3Q2Q1Q0=0000。

2023/1/10湘潭大学信息工程学院61置0复位法0010000100110111010001011011101010011000000001101100多余态无CPCP十二进制计数器状态转换图使，当计到Q3Q2Q1Q0=1100，计数器Q3Q2Q1Q0=0000。实现了十二进制计数。2023/1/10湘潭大学信息工程学院62置0复位法Q3Q2Q1Q0=1100Q3Q2Q1Q0=00002023/1/10湘潭大学信息工程学院63对于置零复位法，随着计数器被置0，复位信号随之消失，所以复位信号持续时间很短，电路的可靠性不高。预置端送0。计数器计数到Q3Q2Q1Q0=1011时，应具备送数条件即，令，当计数器计到Q3Q2Q1Q0=1011时，=0。第十二个计数脉冲到达时，将D3D2D1D0=0000置入计数器，从而使计数器复位。预置端送02023/1/10湘潭大学信息工程学院64预置端送0Q3Q2Q1Q0=1011Q3Q2Q1Q0=00002023/1/10湘潭大学信息工程学院65例试用74161采用置数法构成十二进制计数器。解：置最小数：74161的计数长度为十六。十二进制计数器的计数长度等于十二。预置数应是(16-12)=4，即D3D2D1D0=0100。即计数器计到最大数1111之后，应使计数器处于预置数工作状态。2023/1/10湘潭大学信息工程学院66置最小数Q3Q2Q1Q0=1111QCC=1Q3Q2Q1Q0=01002023/1/10湘潭大学信息工程学院67置最大数

置最大数须跳过1110、1101、1100、1011四个状态，因此令Q3Q2Q1Q0=1010Q3Q2Q1Q0=11112023/1/10湘潭大学信息工程学院68置最大数若跳过的四个状态取0110、0111、1000、1001，则Q3Q2Q1Q0=0101时，即Q3Q2Q1Q0=0101Q3Q2Q1Q0=10102023/1/10湘潭大学信息工程学院69例：用74161构成十进制计数器。当下一个计数脉冲一到，各置数端数据立即送到输出端，预置数端D3D2D1D0=0000。解：当74161计数到Q3Q2Q1Q0=1001时，使=0，为置数创造了条件。2023/1/10湘潭大学信息工程学院70电路如图所示。在连续计数脉冲的作用下，计数器由开始从0000、0001、……1000、1001循环计数—8421码十进制计数器。Q3Q2Q1Q0=1001Q3Q2Q1Q0=0000例：用74161构成十进制计数器。2023/1/10湘潭大学信息工程学院71若例中预置数端D3D2D1D0≠0000，D3D2D1D0=0100，其余不变，得到的是几进制计数器？是六进制计数器。计数器循环状态是010001010110011110001001例：用74161构成十进制计数器。2023/1/10湘潭大学信息工程学院72推广设各置数端数据为N，构成模数为M的计数器，译码与非门必须对N+M－1所对应的状态译码。如N=3(0011)、M=10，与非门必须对12(1100)译码。如图所示。2023/1/10湘潭大学信息工程学院73

例：用74LS161组成24进制计数器

个位：当计数到Q3Q2Q1Q0=1001时，向十位的P、T输出高电平的进位信号，并向本位计数预置端输出低电平的预置信号，使下一个计数脉冲的上升沿到来时，在十位十进制计数器加1的同时，个位十进制计数器实现预置数功能，将D3D2D1D0=0000装入计数器。实现逢24复0功能：用一个与非门对24译码(8421码是00100100)当计数到24时，与非门向计数器的清零端输出低电平，强迫整个计数器复位到全0状态。说明：采用置数法实现计数器时，若置数端数据不是零，可能出现无效状态，计数器清零后不能立即进入有效状态循环。2023/1/10湘潭大学信息工程学院74例110011011111111010001001101010111100110111101111方法二：采用进位输出置数法实现。2023/1/10湘潭大学信息工程学院75⑹移位寄存器型计数器将移位寄存器首尾相接即构成环型计数器。不断输入时钟信号时，寄存器中的数据依次右移。2023/1/10湘潭大学信息工程学院76⑺扭环型计数器扭环型计数器亦称约翰逊计数器。将环型计数器的反馈函数，改为即为扭环型计数器。2023/1/10湘潭大学信息工程学院77⑺扭环型计数器01011011011011010010101001001001无效循环11000000000100110111111111101000有效循环Q3Q2Q1Q0扭环型计数器状态转换图如图示。2023/1/10湘潭大学信息工程学院785.5顺序脉冲发生器顺序脉冲发生器：产生一组在时间上有先后顺序的脉冲。用途：如在计算机中，机器执行指令时，是将一条指令分成一些基本动作，控制器发生一系列节拍脉冲，有顺序地控制这些基本动作的完成，实现一系列的操作或运算。电路组成计数器：按设计要求计脉冲CP的个数译码器：将计数器状态翻译成对应输出端(脉冲信号)的高低电平顺序输出。2023/1/10湘潭大学信息工程学院795.5顺序脉冲发生器工作方式是异步的输入时钟脉冲输出顺序脉冲产生竞争冒险2023/1/10湘潭大学信息工程学院805.5顺序脉冲发生器CPT0T1T2T3T4T5T6T75-50顺序脉冲发生器波形图尖脉冲是竞争冒险现象在译码器输出端产生的干扰脉冲。产生干扰脉冲的状态计数器的状态次态干扰脉冲窄脉冲0010111011110101001100000线0线、2线4线4线、6线消除干扰脉冲的方法利用输入脉冲封锁译码门采用扭环型计数器采用环型计数器2023/1/10湘潭大学信息工程学院81利用输入脉冲封锁译码门用时钟脉冲封锁以消除干扰脉冲与清除竞争冒险时采用的方法相同，引入封锁脉冲在可能产生干扰脉冲的时间里封锁住译码门。如图(a)示图(b)为其输出波形。T1T2T3CP123(b)此时的顺序脉冲不再是一个接一个。2023/1/10湘潭大学信息工程学院82采用约翰逊(扭环型)计数器构成顺序脉冲发生器的逻辑图如图示。采用扭环型计数器译码电路扭环型计数器特点：每次状态变化时，仅有一个触发器翻转，故可消除干扰脉冲。2023/1/10湘潭大学信息工程学院83采用扭环型计数器四位约翰逊计数器时序及译码函数。表5-10四位约翰逊计数器时序及译码函数Q3Q0（0线）Q3Q2（1线）Q2Q1（2线）Q1Q0（3线）Q3Q0（4线）Q3Q2（5线）Q2Q1（6线）Q1Q0（7线）0000100011001110111101110011000101234567译码函数值触发器状态Q3Q2

Q1

Q0时钟脉冲CP2023/1/10湘潭大学信息工程学院84采用环型计数器特点：不需要译码器。环型计数器的有效循环中的每一个状态都有一个1。每个触发器的Q端就可以输出对应的脉冲。虽然计数器由一个状态到下一个状态有两个触发器翻转，但因没有译码器，因此不产生干扰脉冲。2023/1/10湘潭大学信息工程学院85八位环型计数器构成的顺序脉冲发生器工作波形。采用环型计数器2023/1/10湘潭大学信息工程学院865.6时序逻辑电路的设计方法已知逻辑电路，求状态图分析步骤⒈写方程式:已知逻辑电路，求状态图⒉求状态方程⒊进行计算、列状态转换表⒋画状态转换图和时序图复习：时序逻辑电路的分析步骤2023/1/10湘潭大学信息工程学院87时序逻辑电路的设计是分析的逆过程。已知设计要求，求满足要求的逻辑电路。5.6时序逻辑电路的设计方法2023/1/10湘潭大学信息工程学院88设计步骤⑴画状态转换图或状态转换表⑵状态化简⑶确定触发器的数目、类型、状态分配（状态编码）根据2n≥M>2n-1

，确定触发器的数目⑷求出驱动方程和输出方程⑸按照驱动方程和输出方程画出逻辑图。⑹检查所设计的电路能否自启动2023/1/10湘潭大学信息工程学院89设计注意事项对于用中规模集成电路设计时序电路，第四步以后的几步就不完全适用了。由于中规模集成电路已经具有了一定的逻辑功能，因此用中规模集成电路设计电路时，希望设计结果与命题要求的逻辑功能之间有明显的对应关系，以便于修改设计。2023/1/10湘潭大学信息工程学院90例：试设计一个五进制加法计数器。解：由于计数器能够在时钟脉冲作用下，自动地依次从一个状态转换到下一个状态，所以计数器无信号输入，只有进位输出信号。令进位输出C=1表示有进位输出，而C=0则表示无进位输出。2023/1/10湘潭大学信息工程学院91具体步骤⑴画状态转换图或状态转换表。五进制加法计数器应有五个有效状态。它的状态转换图如图所示。2023/1/10湘潭大学信息工程学院92具体步骤⑵状态化简无等价状态。无需状态化简。⑶状态分配有五个状态，应用三位二进制代码（三个触发器）八种组合中取其五种组合得二进制编码的状态转换图。2023/1/10湘潭大学信息工程学院93具体步骤⑷求状态方程、驱动方程、输出方程根据图5-51，画出次态卡诺图和进位输出的卡诺图(图5-52)，并将其分解成小卡诺图(图5-53)。2023/1/10湘潭大学信息工程学院94具体步骤2023/1/10湘潭大学信息工程学院95具体步骤状态方程的形式，应与选用的触发器的特性方程的形式相似。以便于状态方程和特性方程对比，求出驱动方程。比较得：J=X比较得：J=X

K=1比较得：J=K=1

2023/1/10湘潭大学信息工程学院96具体步骤⑸根据驱动方程和输出方程画出逻辑图，如图5-54示。2023/1/10湘潭大学信息工程学院97具体步骤⑹检查能否自启动，