第14讲DSPBuilder设计实例课件

《EDA技术》课程教学讲授：伍宗富1/4/2023湖南文理学院电气与信息工程学院《EDA技术》课程教学讲授：伍宗富12/21第十四讲DSPBuilder设计实例（1）

教学目的：使学生会用QuartusII和DSPBuilder软件设计DSP的常用应用模块。

教学重点：通过实例讲解DSP应用模块的开发方法。

教学难点：DSP应用模块的设计步骤。

教学方法：讲授法、计算机辅助法。

课时计划：2学时使用教材：SOPC技术与应用．江国强编著．北京：机械工业出版社

主要参考文献:

[1]刘洪涛．ARM嵌入式体系结构与接口技术[M]．北京：人民邮电出版社[2]田耘等．无线通信FPGA设计[M]．北京：电子工业出版社[3]孟宪元等．FPGA嵌入式系统设计教程[M]．北京：电子工业出版社[4]徐光辉等.基于FPGA的嵌入式开发与应用[M].北京：电子工业出版社[5]沈文斌.嵌入式硬件系统设计与开发实例详解[M].北京：电子工业出版社

[6]周立功等．SOPC嵌入式系统基础教程[M]．北京：北京航空航天大学出版社[7]王彦等.基于FPGA的工程设计与应用[M].西安：西安电子工业出版社[8]周润景等．基于QuartusII的FPGA/CPLD数字系统设计实例[M]．北京：电子工业出版社[9]

第十四讲DSPBuilder设计实例（1）教学目2课题：DSPBuilder设计实例（1）一、七段数码管动态扫描译码电路设计二、数字频率合成器（DDS）设计

三、课堂小结四、作业课题：DSPBuilder设计实例（1）一、七段数码管动3一、七段数码管动态扫描译码电路设计1.七段动态显示数码管段码位码一、七段数码管动态扫描译码电路设计1.七段动态显示数码管段4一、七段数码管动态扫描译码电路设计2.译码电路DSPBuilder模型设定显示“12345678”的十进制代码递增模块动态扫描频率提起一、七段数码管动态扫描译码电路设计2.译码电路DSPBu5一、七段数码管动态扫描译码电路设计3.译码电路Quartus工程实现动态扫描显示时刷新率最好大于50Hz，即每显示完一轮的时间不超过20ms，每个数码管显示的时间不能太长也不能太短，时间太长可能会影响刷新率，导致总体显示呈现闪烁的现象；时间太短发光二极管的电流导通时间也就短，会影响总体的显示亮度,一般控制在1ms。一、七段数码管动态扫描译码电路设计3.译码电路Quartu6D/A转换器使用的是TI公司的125MSPS单路10bit器件THS5651A（其有管脚兼容的200MSPS器件DAC900）。二、数字频率合成器（DDS）设计设使用DDS的方法设计一个任意频率（0Hz~7.5MHz）的正弦信号发生器1.dds_test接口模块Key1~Key8输入DDS频率字，由数码管1~8显示（8位16进制数的频率字），fword输出频率控制字。D/A转换器使用的是TI公司的125二、数字频率合成器（DD7DDS的输出频率fout=(B△θ/2N)×fclk

；

B△θ是频率输入字，fclk是系统基准时钟的频率值，N是相位累加器的数据位宽，也是频率输入字的数据位宽。

DDS的频率分辨率△f=fclk/2N

；DDS的频率输入字B△θ=2N×（fout/fclk），要取整，否则有时会有误差。二、数字频率合成器（DDS）设计2.DDS的基本结构DDS的输出频率fout=(B△θ/2N)×fclk；8输入：频率字F[31..0]，相位字P[15..0]，幅度字A[9..0]；输出：Out1[9..0]，位数和D/A匹配。使用“MaskSubsystem…”中的“Documentation”设置”Masktype”为“SubsystemAlterBlockSet”(子系统Altera模块集）就可以正常地生成VHDL代码。二、数字频率合成器（DDS）设计3.建立DDS子系统模型511*sin([0:2*pi/(2^10):2*pi])+512输入：频率字F[31..0]，相位字P[15..0]，幅度9改变Constant2的值，仿真频率发生变化；改变Constant3的值，仿真幅度发生变化。DDS直接数字合成器，具有较高的频率分辨率，可以实现快速的频率切换，并且在频率改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制。二、数字频率合成器（DDS）设计4.Simulink模型仿真改变Constant2的值，仿真频率发生变化；二、数字频率合101）将ddstest.vhd拷贝到工程目录；2）在AlteraDSPBuilder库中，找到SubSystemBuilder模块，拖放此DDS模型窗口中。3）打开SubSystemBuilder，选择ddstest.vhd，建立系统模块。构建完整模型，并转换为Quartus

工程文件。二、数字频率合成器（DDS）设计5.在DSPBuilder中使用外部的VHDL代码1）将ddstest.vhd拷贝到工程目录；二、数字频率合成11二、数字频率合成器（DDS）设计6.DDS的Quartus工程实现二、数字频率合成器（DDS）设计6.DDS的Quartus12课堂小结一、七段数码管动态扫描译码电路设计（动态扫描每显示完一轮的时间不超过20ms，每个数码管显示的时间一般控制在1ms

）二、数字频率合成器（DDS）设计（DDS的设计应用等）课堂小结一、七段数码管动态扫描译码电路设计13课外作业：

（1）请根据自已的实践写出

DDS的设计步骤和画出

DDS实现电路图；

（2）上机操作实践。

课外作业：

（1）请根据自已的实践写出

14《EDA技术》课程教学讲授：伍宗富1/4/2023湖南文理学院电气与信息工程学院《EDA技术》课程教学讲授：伍宗富12/215第十四讲DSPBuilder设计实例（1）

教学目的：使学生会用QuartusII和DSPBuilder软件设计DSP的常用应用模块。

教学重点：通过实例讲解DSP应用模块的开发方法。

教学难点：DSP应用模块的设计步骤。

教学方法：讲授法、计算机辅助法。

课时计划：2学时使用教材：SOPC技术与应用．江国强编著．北京：机械工业出版社

主要参考文献:

[1]刘洪涛．ARM嵌入式体系结构与接口技术[M]．北京：人民邮电出版社[2]田耘等．无线通信FPGA设计[M]．北京：电子工业出版社[3]孟宪元等．FPGA嵌入式系统设计教程[M]．北京：电子工业出版社[4]徐光辉等.基于FPGA的嵌入式开发与应用[M].北京：电子工业出版社[5]沈文斌.嵌入式硬件系统设计与开发实例详解[M].北京：电子工业出版社

[6]周立功等．SOPC嵌入式系统基础教程[M]．北京：北京航空航天大学出版社[7]王彦等.基于FPGA的工程设计与应用[M].西安：西安电子工业出版社[8]周润景等．基于QuartusII的FPGA/CPLD数字系统设计实例[M]．北京：电子工业出版社[9]

第十四讲DSPBuilder设计实例（1）教学目16课题：DSPBuilder设计实例（1）一、七段数码管动态扫描译码电路设计二、数字频率合成器（DDS）设计

三、课堂小结四、作业课题：DSPBuilder设计实例（1）一、七段数码管动17一、七段数码管动态扫描译码电路设计1.七段动态显示数码管段码位码一、七段数码管动态扫描译码电路设计1.七段动态显示数码管段18一、七段数码管动态扫描译码电路设计2.译码电路DSPBuilder模型设定显示“12345678”的十进制代码递增模块动态扫描频率提起一、七段数码管动态扫描译码电路设计2.译码电路DSPBu19一、七段数码管动态扫描译码电路设计3.译码电路Quartus工程实现动态扫描显示时刷新率最好大于50Hz，即每显示完一轮的时间不超过20ms，每个数码管显示的时间不能太长也不能太短，时间太长可能会影响刷新率，导致总体显示呈现闪烁的现象；时间太短发光二极管的电流导通时间也就短，会影响总体的显示亮度,一般控制在1ms。一、七段数码管动态扫描译码电路设计3.译码电路Quartu20D/A转换器使用的是TI公司的125MSPS单路10bit器件THS5651A（其有管脚兼容的200MSPS器件DAC900）。二、数字频率合成器（DDS）设计设使用DDS的方法设计一个任意频率（0Hz~7.5MHz）的正弦信号发生器1.dds_test接口模块Key1~Key8输入DDS频率字，由数码管1~8显示（8位16进制数的频率字），fword输出频率控制字。D/A转换器使用的是TI公司的125二、数字频率合成器（DD21DDS的输出频率fout=(B△θ/2N)×fclk

；

B△θ是频率输入字，fclk是系统基准时钟的频率值，N是相位累加器的数据位宽，也是频率输入字的数据位宽。

DDS的频率分辨率△f=fclk/2N

；DDS的频率输入字B△θ=2N×（fout/fclk），要取整，否则有时会有误差。二、数字频率合成器（DDS）设计2.DDS的基本结构DDS的输出频率fout=(B△θ/2N)×fclk；22输入：频率字F[31..0]，相位字P[15..0]，幅度字A[9..0]；输出：Out1[9..0]，位数和D/A匹配。使用“MaskSubsystem…”中的“Documentation”设置”Masktype”为“SubsystemAlterBlockSet”(子系统Altera模块集）就可以正常地生成VHDL代码。二、数字频率合成器（DDS）设计3.建立DDS子系统模型511*sin([0:2*pi/(2^10):2*pi])+512输入：频率字F[31..0]，相位字P[15..0]，幅度23改变Constant2的值，仿真频率发生变化；改变Constant3的值，仿真幅度发生变化。DDS直接数字合成器，具有较高的频率分辨率，可以实现快速的频率切换，并且在频率改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制。二、数字频率合成器（DDS）设计4.Simulink模型仿真改变Constant2的值，仿真频率发生变化；二、数字频率合241）将ddstest.vhd拷贝到工程目录；2）在AlteraDSPBuilder库中，找到SubSystemBuilder模块，拖放此DDS模型窗口中。3）打开SubSystemBuilder，选择ddstest.vhd，建立系统模块。构建完整模型，并转换为Quartus

工程文件。二、数字频率合成器（DDS）设计5.在DSPBuilder中使用外部的VHDL代码1）将ddstest.vhd拷贝到工程目录；二、数字频率合成25二、数字频率合成器（DDS）设计6.DDS的Quartus工程实现二、数字频率合成器（DDS）设计6.DDS的Quartus26课堂小结一、七段数码管动态扫描译码电路设计