数字电路逻辑设计

数字电路逻辑设计第四章组合逻辑电路

完成逻辑功能的电路称为逻辑电路，它可以分为两大类：组合逻辑电路和时序逻辑电路。

组合逻辑电路的特点是没有记忆，当前的输出只与当前的输入有关，与以前的历史无关（相比之下，时序电路当前的状态就与现在和过去都有关）。我们有时为解决逻辑问题，要设计一种专用的组合电路，对一些被广泛使用的经典组合电路我们可以采用拿来主义，不必重新设计，如：编码器、译码器、数据选择器/分配器等。

本章分为两大部分：对给定电路——分析，对实现逻辑关系——设计。

第一节组合逻辑电路的分析

组合逻辑电路的分析，就是将电路图上的连接，转化为易于归纳的形式，进而了解电路的功能。

分析步骤如下：（1）从输入向输出逐级推导，得到最终的输出表达式。（在这个过程中，有时可以设几个中间变量）（2）表达式化简。（3）由逻辑表达式列出真值表。（4）由真值表（简单逻辑可直接由表达式）概括出逻辑功能。（这一步较难）例如：分析下列电路的逻辑功能。

逻辑电路分析举例：（1）逐级推导表达式L=A/B/C+/AB/C+/A/BC+ABC

（2）表达式化简（本例已是最简）。

（3）列出真值表。

三位奇数检验器

（4）经过总结归纳：输入中有奇数个1时，输出为1以下我们结合一些常用组合逻辑电路，边学习典型

电路，边熟悉分析过程。一、全加器所谓全加器，是指具有从低位进位、向高位进位功能的加法器。如果不考虑低位进位，则称位半加器。（与全加器对应的还有全减器、半减器。）下面我们分析一位全加器电路。（1）为便于分析，设中间变量、和(2)列出真值表规律：输入有奇数个1时，F=1；输入有两个或以上1，CO=1。（3）归纳逻辑功能

归纳功能是比较难的，需要积累经验。本例第一步要总结出奇数个1，两个以上1这样的规律，然后再联想出全加器：A和B是被加数、加数，CI是低位进位，F是本位的和，CO是向高位的进位。如果不事先说出分析的是全加器，可能不一定会想到是加法器这类的东西。目前，我们要求能够从真值表归纳出表面的逻辑规律，如：输入有奇数个1时，输出为1。与全加器对应的还有全减器，即带低位借位，向高位借位的减法器。实验课将要求设计。

（4）多位加法器

由多个一位全加器可以构成多位加法器。构成的方法有两种：A、逐位进位加法器逐位进位加法器各位之间采用串联结构，特点是：

电路简单，工作速度慢！B、超超前进进位加加法器器从低位位向高高位逐逐次进进位，，是我我们熟熟悉的的计算算方法法，它的速速度慢慢。其其实，，经过过公式式推导导（见见书P222））我们们发现：：每一位位的进进位值值只与与被加加数、、加数数及最最低位位进位位有关。。而被加加数、、加数数及最最低位位进位位在计算算开始始前就就确定了了，因此此可以同同步地地计算算各位的的最终终取值值，大大大缩短计计算时时间。。超前进进位加加法器器的特特点是是：电路复复杂，，速度度很快快！74XX283是4位超超前进进位加加法器器集成成电路路。4位超超前进进位加加法器器的内内部逻逻辑图图如下下：由图可可见：：电路较较复杂杂，这这是为追求求速度度付出出的代代价。。其实电电路很很有规规律，，每位都都有相相同的的四级级。由于每每位只只需考考虑本级和和低位位各级级，所所以位数数越高高，电电路越越繁。位数增增加，，电路路复杂，但但延迟迟时间间不增增加。这这是超超前进进位的的特点。。（全加加器的的逻辑辑符号号见书书）二、编编码器器把把二进进制码码按一一定规规律编编排，，为每每组代代码赋赋予特特定的的含含义，，这一一过程程叫编编码。。具有有编码码功能能的电电路叫叫编码码器。。例如：：8421码就就是一一种编编码，，它按按自然然二进进制的的取值值为“0”~“9”阿阿拉伯数字字编码。又如：键盘盘每个键的的键值码，，ASCII码等。。下面我们要要讲的编码码器是8线线—3线优优先编码器器。它有8个输输入端，有有三个编码码输出，还还有编码允允许端，辅辅助输出端。。首先看一下下逻辑电路路图：（1）写出出表达式：：为简化分析析，我们先先把ST输入分分析后排除除。ST信信号高电平时时起决定性性作用，将将所有门电电路封锁，，所有输出全为1。当ST=0时，对对电路没有有影响，正正常工作。。下面我们假假设允许芯芯片工作，，ST=0，，ST=1。由图Y2=IN7+IN6+IN5+IN4Y2=IN7IN6IN5IN4Y1=IN7IN6（IN5+IN4+IN3）（IN5+IN4+IN2）Y0=IN7（IN6+IN5）（IN6+IN4+IN3）（（IN6+IN4+IN2+IN1）从表达式式看不出出任何规规律，还还要作真真值表。。（2）列出真真值表（3）分析、、总结、归纳纳从输入分析：：/ST为1，，任何输入均均不被编码；；/ST为0，允许编码码。输入低电平有有效，同时有有多个低电平平输入时，对对最高下标号输入编编码。从输出分析：：允许编编码时时，Y0、、Y1、Y2给给出编编码的的三位位二进进制值值。YEX=YS=1，，编编码码器不不工作作。YEX=1，，YS=0，，编编码码器工工作，，但无无有效效输入入。YEX=0，，YS=1，，编编码码器工工作，，已对对有效效输入入编码码。即YEX无编码码为1，有有编码码为0。（（作为扩扩展位位）YS有编码码或禁禁止编编码时时为1，，允许许编码码但无无编码码时为0。。（（作为为对下下级编编码器器的允许控控制）（4））逻辑辑符号号（注注意信信号极极性的的表示示方法法）（5））扩展展举例例由两片片8线线—3线编编码器器扩展展为16线线—4线编编码器器应用举举例：：一个呼呼叫请请求控控制器器，有有N条条输入入线，，连接接N个按键键，请请求有有优先先级。。有唯唯一按按键时时，输输出其其对应编编码；；有多多键同同时按按下时时，输输出优优先级级最高高者的编编码。。使用一一个优优先编编码器器，就就可以以满足足这一一电路路。三、、译译码码器器译译码码器器的的工工作作过过程程与与编编码码器器相相反反，，它它将将二二进进制制编编码码翻翻译译成成不不同同的的硬硬件件输输出出组组合合。。例如如：：一个个2线线——4线线译译码码器器电路路如如图图：：（1））写写出出表表达达式式太太简简单单，，不不写写了了（（2））列列出出真真值值表表（3））总总结结、、归归纳纳通常常M线——N线二二进进制制译译码码器器，，满满足足N=2M关系系，，M位二二进进制制码码输输入入，，N条译译码码线线输输出出。。另另有有若若干干译译码码允允许端端（（高高或或低低电电平平有有效效））。。当任一一允允许许端端无无效效时，译码码器不工作，输出线线全为高。当所有允允许端均有效时，译码码器工作：对任一一个二进进制码输入入，有唯一的一一条输出出线为低低电平，其他输出出端均为高电电平。（输出出线下标标号=二二进制码码值）按照这一一原则，，3线——8线二二进制译译码器，，4线——16线线二进制译译码器就就很容易易理解了了。另外外还有一一些BCD译译码器，如4线—10线译译码器。。74XX1383线—8线译码码器逻辑辑符号译码器应应用举例例：8031单片机机有16条地址址线（A0—A15）），可以以寻址64KB内存存空间。。现有8片片存储芯芯片，每每片容量量8KB，正好好64KB。。如如果CPU-8031要使用用这8片存存储器，，当然要要一片一一

片地地按顺序序访问，，低8KB、、次低8KB、、、、、高8KB。硬硬件上要要做一下下分配————译译码。我们通常常用74LS1383线——8线译译码器将将这64KB空间分为为8份份，每每份对应应一条译译码输出出，作为为“片选选”信号，如如图所示示。单片机地地址译码码电路译码器作作为数据据分配器器所谓数据据分配器器是指输输入端有有一组数数据，输输出端有有

多个个，通过过选择可可以使输输入与任任一个输输出端逻辑相连连。四、数值值比较器器比较器的的作用是是给出两两个数据据的大小小信息：大于、小小于或或等于。（模拟比较较器只有有大于、、小于）一位数值值比较器器的电路路如图：：（1）写写出表达达式FA>B=AAB=ABFA=B=AAB+BAB=AB+AB=ABFA<B=BAB=AB（2）列列出真值值表（3）归归纳A=1B=0大大于A=0B=1小小于A=1B=1或或A=0B=0等等于于上述一位位比较器器是组成成多位比比较器的的基础，，可以用用它构成任任意位比比较器。。多位比较较器的比比较规律律是从高高位开始始，出现现不等即即可知谁大大谁小，，如果所所有位均均相等，，则两数数相等。。书中举例例说明4位数值值并行比比较器。。我们对对它进行行简要的分析析：A=（A3A2A1A0），B=（B3B2B1B0）相等：P0=A0B0P1=A1B1A=BP2=A2B2P3=A3B3同或者，，相同则则1。FA=B=P0P1P2P3都相同者者，相等等！小于A<B如果高位位相等，，本位Ai<Bi，则A<B。。P4=A3B3P5=（（A3B3）A2B2=P3A2B2同理P6=P3P2A1B1P7=P3P2P1A0B0如果P4、P5、P6和P7有有为1者者，则A<B即：：FA<B=P4+P5+P6+P7大于A>B如果高位相等等，本位Ai>Bi，，则A>B。可以推导出P15、P14、P13和P12。FA>B=P15+P14+P13+P12注意书中推导导有误按书上的推导导逻辑，当A=B=0时时，大于、小小于和等于于都为真，自自相矛盾。这这提提醒我们分析析问题考虑要要全面，不能能想当然。为为

避免出错错，设计之后后要检验。比较器逻辑符号五、数据选择择器前前面说过的的数据分配器器是只有一个个输入，多个个输出

（一一到多）。数数据选择器与与之相反，是是多到一。如8选1数据选选择器在数据选择器器内部可采用各种种电路（如传输门，，与或逻辑）分别建立立每位输入数据Di与输出Y的的连接，由由选择输输入A0、A1、、A2等等决定当前哪一个输输入可以输出。数据选择器的的扩展（由由8选1扩展展为32选1）第一种扩展方方法第二种扩展方方法六、奇偶检验验/产生电路路（自学）奇偶校验电路路是数字电路路中容错的一一种基本方法法，在内存校验，，串行通讯等等方面得到广广泛应用。也也有奇偶检验器/发发生器专用芯芯片。第二节组组合逻辑辑电路设计根据功能要求求，实现具体体电路设计，，本节分为用门电路设计和用中规模功能能器件设计。一、采用门门电路设计计1、一般般设计方法法设计过程与与分析过程程正好相反反，其步骤骤如下：（1）搞清清功能要求求，明确因因果关系，，设置输入入、输出变量。（2）列出出真值表。。（3）写出出逻辑表达达式。（4）化简简逻辑表达达式。（5）表达达式变换（（根据对使使用器件的的要求）。。（6）画出出逻辑电路路图。例题：火灾报警系系统，有三三种探测器器：烟感、、温

感和和光感。为为防止误报报，规定只只有两种或或两种以上上发出报报警才确认认，并启动动声光报警警设备。（用与非门门实现）解：（1）根据据题意，设设探头为输输入，分别别用A、B、C代表表烟感、温感感和光感三三种探头。。取值为1=报警警0=无报警警设报警器输输出为F1=启动设设备0=关闭闭设备（2）列列出真值值表（3）写出出逻辑表达达式F=ABC+ABC+ABC+ABC（4）化简简表达式F=AB+AC+BC（5）因为为指定用与与非门实现，所以以要对表达达式进行变换。F=AB+AC+BC=ABACBC（6）画出出电路图也可以写或或与式，再再两次求反，，用或非门门实现2、输入只只有原变量量、使用与与非门的设设计所谓输入只只有原变量量，没有反反变量是指指第一级的的输入信号只能由由A、B、、C、D等等组成，不不能出现ABCD等等。要解决这个个问题似乎乎很简单：：将所有的的反变量都都加一个反相器器。但这样简单单处理的结结果是门太太多，为了了获得最佳佳设计，我们可可以通过表表达式变换换，用尽量量少的电路路满足只有原变量的的要求。例如：在只只有原变量量输入的条条件下，实实现逻辑函函数F（A，B，C，D）=m（（4，5，，6，7，，8，9，，10，11，12，13，，14）解：用用卡诺诺图化简F=A/B+/AB+B/C+A/D两次求反：：F=A/B+/AB+B/C+A/D=A/B/ABB/CA/D用反相器解解决只有原变量量问题，不用动脑筋筋，但增加了四个门门。如果将表达达式进行变换，可以以简化电路路。F=A/B+/AB+B/C+A/D=A（/B+/D））+B（（/C+/A）=ABD+BAC再两两次次求求反反F=ABDBAC经过过表表达达式式变变换换，，带带““非非号号””的项项合合并并了了，，逻逻辑辑门门也也减减少少了。。如如右右图图有时时，，为为了了减减少少带带““非非号号””的的项项，，还还可可以以考考虑虑利利用用多多余余项项，，寻寻求求进进一一步步化化简简的的可可能能。。（（当当然然，，不不一一定定都都能能再再简简化化））F=AB+AB+BC+AD=AB+AB+BC+AD+BD+AC=A（（B+C+D））+B（（A+C+D））=ABCD+BACD=AABCD+BABCD两次次求求反反F=AABCDBABCD总结结上上述述简简化化过过程程，，我我们们可可以以发发现现：：电路路越越来来越越简简单单了了，，但但所所需需级级数数没没变变：：三三级级。。输输入入级级是是为为了了解解决决““非非号号””而而存存在在的的，，带带““非非号号””的的项项（（称称为为尾尾部部因因子子））越越多多，，输输入入级级越越复复杂杂，，因因此此我我们们要要尽尽量量减减少少带带““非非号号””的的项项。。中中间间级级的的门门数数与与表表达达式式乘乘积积项项的的多多少少有有关关，，应应尽尽量量减减少少乘乘积积项项个个数数。。下面我们归纳纳一下在只有有原变量，没没有反变量输输入的条件下，用与与非门实现逻逻辑函数时设设计步骤：第一步：用卡卡诺图化简，，得到最简与与—或式。第二步：寻找找所有的多余余项，将可以以用来实现合合并尾部因子者加入入（无此可能能者不要）。。如：F=AB+AC+（（BD+BC））=AC+BACD加入不不能简简化第三步步：尾尾部因因子变变换如如ABCD=AABCD第四步步：两两次求求反，，得与与非——与非非表达达式。。第五步步：画画出逻逻辑图图。（书上上例题题，自自己看看看））3、如果规规定使使用““或非非门””实现现逻辑辑函数数，也也要求求输入入只有原原变量量，没没有反反变量量，怎怎么办办？——————核心方方法还还是与与非门门的方方法，，只是是在开开头和和结尾尾时，，各加一一个对对偶变变换。。即：：由F求求F，，再求求F*。对F*按按与与非门门实现现方法法设计计，得得到与与非——与非非式。。再求对偶偶，得到到或非——或非式式。（自学书书上例题题）注F=m（（F存在在项）；；F=m（F不不存在项项）；F*=m（2n-1-F不不存在项项）4、设计计举例例5-5设设计一个个4位二二进制代代码转换换为格雷雷码电路路。这个题有有四个输输入，四四个输出出。我们们根据真真值表，，分别列出每每个输出出的卡诺诺图，如如同做了了四个单单输出的的题。例5-6设设计8421BCD七七段译码码电路。。解：七段显示示我们十十分熟悉悉，但显显示数字字的大小小与数码码管的亮灭灭没有算算法规律律，因此此我们要要为它们们建立一一个联系，，即译码码电路。。根据显示示数据和和显示段段的关系系，列出出真值表表。由真值表表可知，，这是共共阳的LED显显示块或加反相驱驱动。做出卡诺诺图多输出电电路要综合考考虑，每个输出出都最简未必必整体最佳。。电路图见书书

显示示器件的驱驱动反相驱动通用七段译译码器芯片片举例74LS48通用的七段段译码器，，除完成由由二进制数数据到显示示码的转换之外外，还提供供了一些辅辅助功能，，如：消隐（BI）：可强行灭掉掉所有显示示。灯测试（LT）：可强行使所所有显示段段都发亮，，检查有没有亮亮不了的。。灭零输入（（RBI））：当本位数值值为0时，，是显示0还是显示“黑黑”，由灭灭零输入决决定。灭零输出（（RBO））：当本位数值值为0，灭灭零输入为为0，且不进进行灯测试试时，RBO=0灭零输入和和灭零输出出是配合使使用的，目目的是突出出有效信息，去去掉无用信信息。00123.45600二、采用中中规模集成成器件实现现组合逻辑辑前面我们学学习了几种种中规模的的器件，如如译码器、、数据选择器等，，它们本身身是为实现现某种逻辑辑功能而设设计的，但但由于它们的的一些特点点，我们也也可以用它它们来实现现任意逻辑辑函数。逻辑函数的的一种最基基本的形式式就是最小小项表达式式，任一逻辑函数数都可以表表示为若干干最小项之之和。如果有一种种硬件电路路，相当于于最小项加加法器，并并且可以任意选择择加数、被被加数们，，它就可以以称为逻辑函数生生成器。数据选择器器就具有这这种功能。。下面我们分分别介绍用用数据选择择器和译码码器实现逻逻辑函数的方法。。1、用2n选1数据选择器器实现n变量逻辑函函数我们知道，，8选1数据选选择器的输输出表达式式为：Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7由表达式我我们可以发发现，数据据选择器就就是一个大大加法器，D0~D7可以分别控控制8个个最小项项的存在，，设置D0~D7，我们就可以以构造任意意逻辑函数数。例如：用用数据选择择器实现下下列逻辑函函数：F（A，B，C）=m（1，4，7）解：：因该该函函数数包包含含三三个个最最小小项项，，使使其其对对应应的的三三个个““存存在在开关关””设设置置为为1，，即即D1=D4=D7=1（（高高电电平平））。。其他他开开关关为为0，，即即D0=D2=D3=D5=D6=0（（低低电电平平））电路路如如图图：：8选选1数数据据选选择择器器有有3个个选选择择输输入入端端，，可可以以实实现现3变变量量逻逻辑辑函函数数。。如果果逻逻辑辑函函数数的的变变量量数数为为2个个，，则则可可以以将将高高位位输输入入端端A2接接地地，，数数据据端端只只用用D0~D3。。如果果逻逻辑辑函函数数的的变变量量数数为为4个个，，又又该该怎怎么么办办呢呢？？2、、输输入入变变量量数数多多于于选选择择器器输输入入端端时时的的设设计计当输输入入变变量量数数多多于于选选择择器器输输入入端端时时，，有有两两种种方方法法：：（1））扩扩展展法法：：先将将选选择择器器扩扩展展，，变变成成更更多多输输入入端端的的选择择器器以以满满足足要要求求。。（关关键键是是扩扩展展，，自自己己看看书书））（2））降降维维法法：：如果果不不能能扩扩展展选选择择器器，，就就只只有有在在数数据据端D0~Dn上上想想办办法法了了，，即即不不能能简简单单地地将将Dx接接高高接接地地了了，，而是是要要和和逻逻辑辑输输入入建建立立某某种种关关系系。。逻辑辑函函数数F有有n个个逻逻辑辑变变量量，，称称为为n维维逻逻辑辑函函数数。。n维维逻逻辑辑函函数数可可以以用用n维维卡卡诺诺图图表表示示。。n维维卡卡诺诺图图方方格格中中的的1表表示示相应应最小小项项存存在在于F，，方方格中中为为0，表示示相应应最小小项项不不存存在在。如果果方方格格中中填填一一个个Q表表示示什什么么呢呢？？————————Q=1，，最小小项项存存在在；；Q=0，，最最小小项项不不存存在在。。说明明Q也也是是逻逻辑辑函数数的的一一个个变变量量（（第第n+1个个变变量量）），，称称为为记记图图变变量量。。引入一个记图图变量后，就就可以用n维卡诺图图，表示n+1维逻辑辑函数了。再再增加记图变变量，还可以以表示更多维的逻辑函数数。在前面用数据据选择器实现现逻辑函数时时，最小项存存在，相应D端端接1，，不存在接0。如果果最小项存在在与否决定于Q，则则相应数据端端应接Q。。总之，用低维维数据选择器器实现高维逻逻辑函数时，，首

先要降降维，将多出出的变量作为为记图变量。。下面我我们通通过例例题学学习降降维法法的设设计方方法。。例5-10用用8选选1数数据选选择器器实现现逻辑辑函数数F（A，B，C，D）=m（1，5，6，7，9，11，，12，13，，14）解：由由于8选选1有有三三个输输入端端，F函数数有四四个输输入变变量，，所以要要先降降维。。设设以以D为为记记图变变量。。第一步：降维第二步步：确定数数据端端的设设置（（一个个方格格对应应一个个D端端）D0=D2=D4=D5=DD3=D6=1D1=0D7=D第三步步：画逻辑辑电路路图例5-11用用8选选1数数据选选择器器实现现逻辑辑函数数F（A，B，C，D，E）=m（0，1，3，9，11，，12，13，14，，20，21，，22，23，，26，31））逻辑辑电电路路图图书中中给给出出进进一一步步降降维维的的情情况况，，自自己己看看书书。。归纳纳一一下下卡卡诺诺图图降降维维的的规规律律：：如如果果要要把把X作为为记记图图变变量量，，它它在在原原卡卡诺诺图图中中，，X=0时取取值值F，X=1时取取值值为为G，则则合合二二为为一一后后的的取取值值为为：：XF+XG两点点说说明明：：1、、当当需需要要降降维维处处理理时时，，将将谁谁作作为为记记图图变变量量是是任任意意的的，，但结果是是不同的的，哪一一种选择择最佳还还没有一一个固定定的判断方法法。2、数据据选择器器最适于于实现单单一输出出的逻辑辑函数。。如果要实现多多输出逻逻辑函数数，就要要用多个个选择器器。相比之下下用译码器实现多输输出逻辑辑函数更更方便些些。3、用译译码器实实现组合合逻辑一个n线——2n线译码器器的输出出包含了了n变变量的的所有最小项，，或者说说，每个个输出只只与一个个最小项项对应。。例如：3线——8线线译码码器，满满足如下下关系：：Y0=ABC=m0，，Y1=ABC=m1···········Y7=ABC=m7即输出信信号与最最小项反反相。有一逻辑辑函数F（（A，B，C））=ABC+ABC用译码器器实现。。解：F（A，B，，C）=m0+m7=Y0+Y7=Y0Y7书例5-12是是一个多多输出的的逻辑函函数，就就按上述述方法，，

如同同做了三三道单输输出的题题一样。。实验课要要求用译译码器设设计全减减器，请请考虑一一下。用译码器器实现逻逻辑函数数比较容容易，要要注意的是译码器的的输出Y不不是最小小项，而而是最小小项的““非”Yi=mi4、采用全加加器实现组合合逻辑函数用全加器实现现逻辑函数，，不具有普遍遍意义，它不不能实现任意逻辑辑函数，只适适合逻辑输出出为两数之和和的情况。书中例题：8421BCD转换换为余3BCD——恒定加3。4位二进制加加法器实现十十