计算机组成原理复习提纲整理

题型：一、选择题（共20分，每题1分）二、填空题（共20分，每空1分）三、名词解释（共20分，每题4分）四、问答题（共20分）五、设计题（20分）CH1CPU区分指令和数据的依据解：计算机区分指令和数据有以下2种方法：

通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。

通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。CH3总线复用的目的；一条信号线上分时传送两种信号。为了提高总线的利用率，优化设计，特地将地址总线和数据总线共用一组物理线路，在这组物理线路上分时传输地址信号和数据信号，即为总线的多路复用。总线的概念；总线是连接多个部件的信息传输线，是各部件共享的传输介质。在计数器定时查询方式下的优先级；当某个请求占用总线的设备地址与计数值一致时，便获得总线使用权，此时终止计数查询。这种方式的特点是：计数可以从“0开始”，此时一旦设备的优先次序被固定，设备的优先级就按0,1,2…,n的顺序降序排列，而且固定不变；计数也可以从上一次计数的终止点开始，即是一种循环方法，此时设备使用总线的优先级相等；计数器的初始值还可由程序设置，故优先次序可以改变。优先级设置较灵活，对故障不敏感，连线及控制过程较复杂。总线带宽的计算；波特率：是指单位时间内传送二进制数据的位数，单位用bps（位/秒）表示，记作波特。比特率：单位时间内传送二进制有效数据的位数，单位用bps表示。总线带宽——指总线在单位时间内可以传输的数据总量，相当于总线的数据传输率，等于总线工作频率与总线宽度（字节数）的乘积14.设总线的时钟频率为8MHz，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？

解：

总线宽度=16位/8=2B

总线带宽=8MHz×2B=16MB/sCH4已知存储器容量，按字、字节编址时寻址范围的确定；主存各存储单元的空间位置是由单元地址号来表示的，而地址总线是用来指出存储单元地址号的，根据改地址可读出或写入一个存储字。例如IBM370的字长为32位，它可按字节寻址，即它的每一个存储字包含四个可独立寻址的字节。字地址可用该字高位字节的地址来表示，也可用低位字节的地址来表示。6.某机字长为32位，其存储容量是64KB，按字编址其寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。

解：存储容量是64KB时，按字节编址的寻址范围就是64KB，则：

按字寻址范围=64K×8/32=16K字

按字节编址时的主存地址分配图如下：讨论：

1、在按字节编址的前提下，按字寻址时，地址仍为16位，即地址编码范围仍为0~64K-1，但字空间为16K字，字地址不连续。

2、字寻址的单位为字，不是B（字节）。

3、画存储空间分配图时要画出上限确定已知容量的存储器芯片的地址线和数据线的数目；地址线是单向输入的，其位数与芯片容量有关。数据线是双向的，其位数与芯片可读出或写入的数据位数有关，数据线的位数与芯片容量有关。地址线和数据线的位数共同反映存储芯片的容量。例如地址线为10根，数据线为4根，则芯片容量为210×4=4K位。Cache的定义；高速缓存Cache用来解决主存与CPU速度不匹配的问题。它的出现使CPU不直接访问主存，而与高速Cache交换信息。CACHE是一种加速内存或磁盘存取的装置,可将慢速磁盘上的数据拷贝至快速的磁盘进行读写动作,以提升系统响应的速度。

cache的命中率计算；P111例4.7Cache与主存的地址映射方式的实现；P120例4.8例4.9P121例4.1032.设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）的Cache组织。

（1）画出主存地址字段中各段的位数；

（2）设Cache的初态为空，CPU依次从主存第0、1、2……89号单元读出90个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？

（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？答：

（1）由于容量是按字节表示的，则主存地址字段格式划分如下：

（2）由于题意中给出的字地址是连续的，故（1）中地址格式的最低2位不参加字的读出操作。当主存读0号字单元时，将主存0号字块（0~7）调入Cache（0组0号块），主存读8号字单元时，将1号块（8~15）调入Cache（1组0号块）……主存读89号单元时，将11号块（88~89）调入Cache（11组0号块）。共需调90/8»12次，就把主存中的90个字调入Cache。除读第1遍时CPU需访问主存12次外，以后重复读时不需再访问主存。则在90×8=720个读操作中：

访Cache次数=（90-12）+630=708次

Cache命中率=708/720»0.98»98%

（3）设无Cache时访主存需时720T（T为主存周期），加入Cache后需时：

708´T/6+12T=（118+12）T

=130T

则：720T/130T»5.54倍

有Cache和无Cache相比，速度提高了4.54倍左右。由给定地址确定其所在芯片的最小地址；Cache的三种地址映射方式的特点；直接映射：每个主存块只与一个缓存块相对应。优点：实现简单，只需利用主存的某些位直接判断，即可确定所需字块是否在缓存中。缺点：不够灵活，因每个主存块只能固定地对应某个缓存块，即使缓存内还空着许多位置也不能占用，使缓存的存储空间得不到充分的利用。此外，如果程序恰好要重复访问对应同一缓存位置的不同主存块，就要不停地进行替换，从而降低命中率。全相连映射：允许主存中每一字块映射到Cache中的任何一块位置上。优点：灵活，命中率高。缩小了块冲突率。缺点：这种方式所需的逻辑电路甚多，成本较高。组相连映射：组相连映射是直接映射和全相连映射的一种折中。它把Cache分为Q组，每组有R块，并有以下关系：i=jmodQ其中，i为缓存的组号，j为主存的块号。某一主存块按模Q将其映射到缓存的第i组内组相联映时，主存字块与Cache字块的映射关系；P119P120CPU与存储器的连接图。15.设CPU共有16根地址线，8根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W作读/写命令信号（高电平为读，低电平为写）。现有这些存储芯片：

ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。

试从上述规格中选用合适的芯片，画出CPU和存储芯片的连接图。要求如下：

（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；

（2）指出选用的存储芯片类型及数量；

（3）详细画出片选逻辑。（2）选片：ROM：4K×4位：2片；

RAM：4K×8位：3片；

（3）CPU和存储器连接逻辑图及片选逻辑讨论：

1）选片：当采用字扩展和位扩展所用芯片一样多时，选位扩展。

理由：字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。

本题如选用2K×8ROM，则RAM也应选2K×8的。否则片选要采用二级译码，实现较麻烦。

当需要RAM、ROM等多种芯片混用时，应尽量选容量等外特性较为一致的芯片，以便于简化连线。

2）应尽可能的避免使用二级译码，以使设计简练。但要注意在需要二级译码时如果不使用，会使选片产生二意性。3）片选译码器的各输出所选的存储区域是一样大的，因此所选芯片的字容量应一致，如不一致时就要考虑二级译码。

4）其它常见错误：

´EPROM的PD端接地；

（PD为功率下降控制端，当输入为高时，进入功率下降状态。因此PD端的合理接法是与片选端-CS并联。）

´ROM连读/写控制线-WE；

（ROM无读/写控制端）

注：该题缺少“系统程序工作区”条件。P95例4.2CH5I/O与主机交换信息的三种方式各自的特点；

程序直接控制方式：也称查询方式，采用该方式，数据在CPU和外设间的传送完全靠计算机程序控制，CPU的操作和外围设备操作同步，硬件结构简单，但由于外部设备动作慢，浪费CPU时间多，系统效率低。

程序中断方式：外设备准备就绪后中断方式猪肚通知CPU，在CPU相应I/O设备的中断请求后，在暂停现行程序的执行，转为I/O设备服务可明显提高CPU的利用率，在一定程度上实现了主机和I/O设备的并行工作，但硬件结构负载，服务开销时间大

DMA方式与中断方式一样，实现了主机和I/O设备的并行工作，由于DMA方式直接依靠硬件实现贮存与I/O设备之间的数据传送，传送期间不需要CPU程序干预，CPU可继续执行原来的程序，因此CPU利用率和系统效率比中断方式更高，但DMA方式的硬件结构更为复杂。I/O的编址的特点；常用的I/O编址方式有两种：I/O与内存统一编址和I/O独立编址。

特点：I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备和主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。

I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。I/O采用统一编址时和独立编址时，进行输入输出操作的指令；向量地址的传送途径；(P197图5.39图5.40)13.说明中断向量地址和入口地址的区别和联系。

解：

中断向量地址和入口地址的区别：

向量地址是硬件电路（向量编码器）产生的中断源的内存中断向量表表项地址编号，中断入口地址是中断服务程序首址。

中断向量地址和入口地址的联系：

中断向量地址可理解为中断服务程序入口地址指示器（入口地址的地址），通过它访存可获得中断服务程序入口地址。DMA的数据块传送过程；一次DMA数据块传送过程可分为三个阶段：传送前预处理、正式传送、传送后处理，如图7-8所示。

1）预处理阶段

CPU执行几条输入输出指令，测试设备状态，向DMA控制器的设备地址寄存器中送入设备号并启动设备，向主存地址计数器中送入起始地址，向字计数器中送入交换数据字个数。在这些工作完成后，CPU继续执行原来的主程序。

当外设准备好发送数据（输入）或接收数据（输出）时，它发出DMA请求，由DMA控制器向CPU发出总线使用权请求HOLD。

2）正式传送阶段

当外围设备发出DMA请求时，CPU在本机器周期执行结束后响应该请求，并使CPU的总线驱动器处于第三态（高阻状态）。之后，CPU与系统总线相脱离，而DMA控制器则接管数据总线与地址总线的控制，并向主存提供地址，于是在主存与外围设备之间进行数据交换。每交换一个字，地址计数器和字计数器加“1”，当字计数器溢出时，DMA操作结束，DMA控制器向CPU发出中断报告。

DMA数据传送是以数据块为基本单位进行的，因此，每次DMA控制器占用总线后，无论是数据输入操作，还是输出操作，都是通过循环来实现的。当进行输入操作时，外围设备的数据（一次一个字或一个字节）传向主存；当进行输出操作时，主存的数据传向外围设备。

3）后处理阶段一旦DMA的中断请求得到响应，CPU停止主程序的执行，转去执行中断服务程序，完成DMA结束处理工作，这些工作包括校验送入主存的数据是否正确，决定继续DMA传送还是结束，测试传送过程中是否发生错误等等。

基本DMA控制器与系统的连接方式有两种，一种是公用的DMA请求方式，另一种是独立的DMA请求方式。数据传输时采用DMA方式、中断方式的时间计算。P208例5.3CH6数制转换（真值、机器数－－原、反、补、移）；对于正数，原码和反码，补码都是一样的，都是正数本身。对于负数，原码是符号位为1,数值部分取X绝对值的二进制。反码是符号位为1,其它位是原码取反。

补码是符号位为1，其它位是原码取反，未位加1。

也就是说，负数的补码是其反码未位加1。

移码就是将符号位取反的补码

判断补码、原码规格化形式的原则；P229

在浮点机中，判断原码规格化形式的原则是尾数的第一数位为1，数符任意在浮点机中，判断补码规格化形式的原则是尾数的符号位与第一数位不同

浮点数的表示及其补码表示范围；P231P232原码一位乘的时间（循环次数）；P244定点数的加减计算；P237CH7寻址方式的概念；寻址方式是指确定本条指令的数据地址以及下一条将要执行的指令地址的方法。寻址方式分为指令寻址和数据寻址两大类。几种寻址方式各自的特点；P310指令寻址：分为顺序寻址和跳跃寻址数据寻址：1.立即寻址2.直接寻址3.隐含寻址4.间接寻址5.寄存器寻址6.寄存器间接寻址7.基址寻址8.变址寻址9.