2021年大连大学软件工程专业《计算机组成原理》科目期末试卷A(有答案)

2021年大连大学软件工程专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、采用指令Cache与数据Cache分离的主要目的是（）。Cache的缺失损失Cache的命中率CPU平均访存时间D.2368KB32量为（）。A.1MB B.4MB C.8MB D.32MB3、floatIEEE754float型变量x和y分别存32flf2中，若（fl）=CC900000H，（f2）=BOC00000Hx和y之间的关系为（）。A.x<y且符号相同B.x<y符号不同C.x>y且符号相同D.x>y且符号不同4、一个浮点数N可以用下式表示：N=mrme，其中，e=rcg；me：阶码的值，一般采用移码或补码，整数；Tm：尾数的基；re：阶码的基；p：尾数长度，这里的p不是指尾数的：进制位数，当ra=16时，每4个二进制位表示一位尾数；q：阶码长度，由于阶码的基通常为2，因此，在一般情况下，q就是阶码部分的二进制位数。研究浮点数表示方式的主要目的是用尽量短的字长（主要是阶码字长q和尾数字长的和）实现尽可能大的表述范围和尽可能高的表数精度。根据这一目的，上述6个参数中只有3个参数是浮点数表示方式要研究的对象，它们是（）。A.m、e、rm B.、e、rm C.re、pq D.、p、q5、某机字长8位，含一位数符，采用原码表示，则定点小数所能表示的非零最小正数为（）A.2-9 B.2-8 C.2-7 D.2-66、内部总线（又称片内总线）是指（）。A.CPU内部连接各寄存器及运算部件之间的总线B.CPU和计算机系统的其他高速功能部件之间互相连接的总线C.多个计算机系统之间互相连接的总线D.计算机系统和其他系统之间互相连接的总线7、下列关于总线仲裁方式的说法中，正确的有（）。独立请求方式响应时间最快，是以增加处理器开销和增加控制线数为代价的计数器定时查询方式下，有，根总线请求0开始，则设备号小的优先级高链式查询方式对电路故障最敏感分布式仲裁控制逻辑分散在总线各部件中，不需要中央仲裁A.III，IV B.I，III，IV C.I，II，IV D.II，III，IV8、假设基准程序A在某计算机上的运行时间为100s，其中90s为CPU时间，其余为/OCPU50%，V/O速度不变，则运行基准程序A所耗费的时间是（）。A.55s B.60s C.65s D.70s9、将高级语言源程序转换为机器目标代码文件的程序是（）。A.汇编程序B.链接程序C.编译程序D.解释程序10、指令从流水线开始建立时执行，设指令由取指、分析、执行3At，若采用常规标量单流水线处理器（1），连续12条指令，共需（）。Α.12Δt B.14Δt C.16Δt D.18Δt11、指令译码器进行译码的是（）整条指令C.指令的地址D.指令的操作数字段1232PC+2，说明其指令长度是（）。A.16位 B.32位 C.128位 D.25613、执行操作的数据不可能来（）。A.寄存器 B.指令本身 控制存储器 存储14、I/O指令实现的数据传送通常发生在（）。I/OI/O端口之间I/O设备之间I/OI/O端口之间I/O端口之间15、在独立编址的方式下，存储单元和I/O设备是靠（）来区分的。A.不同的地址码B.不同的地址线C.不同的指令D.二、填空题16、软磁盘和硬磁盘的 记录方式基本相同，但在 和 上存在较大差别。17、一位十进制数，用BCD码表示位二进制码，用ASCII码表示位二制码。18、数控机床是计算机方面的应用，邮局把信件自动分练是在计算面的应用。19、按IEEE754标准，一个浮点数的阶码E的值等于指数加上一个固定的20、存储 并按 顺序执行，这是诺依曼型计算机的工作原理。21、主存储器容量通常以MB表示，其中M= ，B= 硬盘容量通常以GB表示其中G= .22、当今的CPU芯片除了包括定点运算器和控制器外，还包、 运算器和 管理等部件。23、数组多路通道允个设备进行 型操作，数据传送单位 24、为了运算器的高速性，采用进位乘除法， 等并行技术施。25、多媒体CPU是带技术的处理器。它是一技术，特别适合于图数据处理。三、名词解释题26、汇编程序：27、中断：28、伪指令：29、码元：四、简答题30、I/0设备有哪些编址方式，各有何特点？31、什么是中断？请说明它的特点和适用场合。32、在计算机中，CPU管理外围设备有几种方式？33、说明计算机系统的层次结构。五、计算题34、假设磁盘存储器转速为3000r/min，分8个扇区，每扇区存储1KB，主存与磁盘存储器数据传送的宽度为16位（即每次传送16位）。假设一条指令最长执行时间为25s。试问：是否可采用一条指令执行结束时响应DMA请求的方案，为什么？若不行，应采用什么方案？35、一个16K×16lK×4位的DRAM64×64构成，试问：采用异步刷新方式，如果最大刷新间隔为2ms间隔是多少？如果采用集中刷新方式，则存储器刷新一遍最少用多少个存储周期？设存储器的存储周期为0.5us，“死区”占多少时间？“死时间率”为多少（期为2ms）？36、假设一个32位的处理器配有16位的外部数据总线，时钟频率为50MHz，若总线传输的最短周期为4个时钟周期，试问处理器的最大数据传输率是多少？若想提高一倍数据传输率，可采用什么措施？六、综合题37、某计算机的主存地址空间大小为256MB，按字节编址。指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式。现有两个功能相同的程序A和B，其伪代码如下所示：假定int类型数据用32位补码表示，程序编译时，i、j、sum均分配在寄存器中，数组a按行优先方式存放，其首地址为320（+进制）。请回答下列问题，要求说明理由或给出计算过程。若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？数组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少（Cache行号从0开始）？程序A和B的数据访问命中率各是多少？哪个程序的执行时间更短？38、某16位计算机的主存按字节编码，存取单位为16位；采用16位定长指令字格式：CPU采用单总线结构，主要部分如下图所示。图中R0~R3为通用寄存器：T为暂存器：SR为移位寄存器，可实现直送（mov）、左移一位.（left）和右移一位（right）3种操作，控制信号为SRop，SR的输出由信号SRout控制：ALU可实现直送A（mova）、A加B（add）、A减B（sub）、A与B（and）、A或B（or）、非A（not）、A加1（inc）7种操作，控制信号为ALUop。请回答下列问题。图中哪些寄存器是程序员可见的？为何要设置暂存器T？控制信号ALUopSRop的位数至少各是多少？控制信号SRout所控制部件的名称或作用是什么？端点①~⑨中，哪些端点须连接到控制部件的输出端？~写出连线的起点和终点，以正确表示数据的流动方向。MUX的一个输入端是2？39、假定CPU主频为50MHz，CPI为4。设备D采用异少中行通信方式向主机传送7位ASCII字符，通信规程中有1位奇校验位和1位停止位，从D接收启动命令到字符送入IO端口需要0.5ms。请回答下列问题，要求说明理由。每传送一个字符，在异步串行通信线上共需传输多少位？在设备D过程中，每秒钟最多可向1/0端口送入多少个字符？设备D采用中断方式进行输入/输出，示意图如下：I/O102015DCPUD1000个字符，则完成这一任务所需时间大约是多少个时钟周期？CPU用于完成这一任务CPU进行了哪些操作？参考答案一、选择题、D、D、A、D、C、A、B、D、C、B、B、B、C14、D、15、C二、填空题16、存储原理结构性能17、4 718、自动控制人工智能19、真值偏移量20、程序地址21、220 8位（1个字节）22、cache浮点存储23、1（单）传输数据块24、先行阵列流水线25、MMX 多媒体扩展结构三、名词解释题26、汇编程序：将汇编语言程序翻译成机器语言程序的计算机软件。27、中断：是一种在发生了一个外部的事件时调用相应的处理程序的过程。28、伪指令：汇编语言程序所提供的装入内存中的位置信息，表示程序段和数据段开始信息及结束信息等且不转换成2进制机器指令.29、码元：信息传输通道中，携带数据信息的信号单元。四、简答题30、答：统一编址和独立编址。统一编址是在主存地址中划出一定的范围作为I/0地址，这样通过访存指令即可实现对1/0的访问。但主存的容量相应减少了。独立编址，I/0地址和主存是分开的，I/0地址不占主存空间，但访存需专门的I/0指令。31、答：在计算机的运行过程中，cpu接到跟紧急的服务请求而暂停执行的现行程序转而去执行终端服务程序，已处理随机事件，执行完毕后又恢复源程序的执行；主要特点：随机性，通过执行程序处理随机事件；使用于中低速的NO管理，已处理随机事件；32、答：CPU管理外围设备有五种方式：（1）程序查询方式（2）程序中断方式（3）直接内存访问（DMA）方式（4）通道方式（5）外围处理机方式33、答：计算机系统可分为：微程序机器级，一般机器级（或称机器语言级），操作系统级，汇编语言级，高级语言级。五、计算题34、解析：磁盘存储器转速为3000r/min，即50r/s。每转传送的数据为8×1KB=8KB，所以数据传输率为8KB×50r/s=400KB/s.16位数据的传输时间=16位/（400KB/s）=2B/（400KB/s）=5𝜇s。由于5𝜇s远小于25s，因此不能采用一条指令执行结束响应DMA的请求方案。应采用每个CPU机器周期末查询及响应DMA的请求方案。35、解析：不论采用何种刷新方式，刷新都是从单个芯片的存储容量着手。采用异步刷新方式，在2ms时间内把芯片的64新间隔=2ms/64=31.25𝜇s，可取的刷新间隔为31𝜇s。如果采用集中刷新方式，则存储器刷新一遍最少用64的存储周期为0.5𝜇s，则“死区”=0.5𝜇s×64=32𝜇s，“死时间率”=32𝜇s/2000𝜇s×100%=l.6%。36、解析：根据时钟频率可计算出总线传输的最短传输周期为T=4/（50MHz）=80×10-9s对于总线宽度为16位的总线，最大数据传输率为16bit/T=2B/（80×10-9s）=25MB/s若想提高一倍数据传输率，可采用两种方式：将总线宽度扩大为32bit，CPU50MHz，则数据传输率为32bit/T-4B/（80×10-9s）=50MB/s将时钟频率扩大为100MHz，总线宽度仍为16bit，根据时钟频率可计算出总线传输的最短传输周期为T=4/（100MHz）=40×10-9s此时最大数据传输率为16bit/T=2B/（40×10-9s）=50MB/s六、综合题37、解析：1）Cache结构如下。VV…TagData此处的行即为块（Block）。直接映射下，每块的Cache结构一般分为4个部分，其中，V：1位，表示所在的块是否有效。…：表示用于Cache一致性维护和替换算法的控制位。TAG：地址转换标记。如果不计算“…”部分，则Cache的大小由V、Tag和Data（数据）3部分组成。在直接映射中，可以将地址分为如下3个部分：TagTag快索引块内本题中，总的寻址位数为28位（228=256M）：块内位为6位（25-64），5~0位；块索引为3位（23=8），8~6位。因此，Tag=28-6-3=19位，即27~9位。每行（块）的大小=V+Tag+数据=1+19+64×8位。数据Cache有8行，总容量为（1+19+64×8）×8/8=532B。由于数组在存储器中按行优先方式存放，因此每个数组元素占4B。数组首地址为320，因此可知：a[0][31]在存储器中的地址为320+31×4=444=000110111100Ba[l][1]在存储器中的地址为320+（256+1）×4=1348=010101000100B按直接映射方式，地址分为3部分，块索引在地址的8~6位，因此两地址所对应的块索引分别为6（110B）、5（101B）。数组a大小64B，相当于16A，如果是按行连续存放的，那么从主存读入一块到Cache（一次失配）后，随后的15Cache命中，读一次管16次，因此命中率为[（216-212）/216]×100%=93.75%程序B随列访问数组a，由于Cache的容量太小，读入的数据块留不到下次用便又被替换，因此每次都失败，命中率为0%。另一种算法是，由于数组a一行的数据量为1KB>64B，因此访问第0行时，每个元素都不命中，由于数组有256列，数据Cache仅有8行，故访问数组后续列元素仍然不命中，于是程序B的数据访问命中率为0%。由于从Cache读数据比从内存读数据快很多，因此程序A的执行时间更短。分析：、Tag、Data是每个Cache块（行）的必要组成。为了提高效率或者实行替换算法，每个块还需要一些控制位，这些位根据不同的设计要求而定。本题中计算两个数组元素的地