微处理器与总线

关于微处理器与总线第一页，共六十二页，2022年，8月28日一、微处理器的组成1、运算器：又称算术逻辑单元（arithmeticandlogicunit）2、控制器：指令寄存器、指令译码器、定时与控制逻辑电路。3、寄存器组Registers：分为专用寄存器和通用寄存器。2.1微处理器概述第二页，共六十二页，2022年，8月28日二、微处理器的主要技术指标1、时钟频率：主频，单位MHz2、字长：能一次处理的二进制位数＝CPU内部寄存器和数据总线的宽度3、最大可直接寻址的内存：由地址总线的宽度决定2.1微处理器概述地址总线宽度：16位，20位，32位可直接寻址内存：216(64KB),220(1MB),232(4GB)第三页，共六十二页，2022年，8月28日4、数据总线的宽度：

CPU与二级高速缓存、内存及I/O接口进行一次数据传送的数据位数5、流水线和并行处理：2.1微处理器概述（1）取指令（2）分析指令（3）取操作数（4）执行指令（5）保存结果第四页，共六十二页，2022年，8月28日三、80x86微处理器1、8080/8085到8086/8088：2.1微处理器概述型号地址总线内部数据总线外部数据总线808620位，寻址空间1MB16位16位808820位，寻址空间1MB16位8位采用流水线技术第五页，共六十二页，2022年，8月28日三、80x86微处理器2、80286/80386/80486：2.1微处理器概述型号地址总线内部及外部数据总线8028624位（16MB）16位实模式和保护模式(为每个任务提供虚拟1GB内存)8038632位（4GB）32位为每个任务提供虚拟64TB（264B）内存8048632位（4GB）32位浮点处理部件＋8KB高速缓冲存储器第六页，共六十二页，2022年，8月28日三、80x86微处理器3、Pentium微处理器：2.1微处理器概述型号地址总线数据总线Pentium32位内部32位，外部64位超标量结构：两条整数指令流水线第七页，共六十二页，2022年，8月28日2.28086/8088微处理器一、8086/8088CPU概述型号地址总线内部数据总线外部数据总线808620位（1MB）16位16位808820位（1MB）16位8位采用流水线技术（1）取指令（2）分析指令（3）取操作数（4）执行指令（5）保存结果EU：分析指令＋执行指令BIU：取指令＋取操作数＋存结果第八页，共六十二页，2022年，8月28日8086CPUAHALBHBLCHCLDHDLSPBPSIDIAXBXCXDX执行部件EUALUEU控制电路标志寄存器FR

（指令译码和执行指令）DB16位AB20位总线接口BIUCSDSESSSIP总线控制电路指令队列地址总线20位16位（完成总线操作，以及形成20位物理地址）CB2.2.28086CPU内部结构第九页，共六十二页，2022年，8月28日EU中执行指令的同时，BIU可以取下一条指令，这种结构称为流水线结构2.2.28086CPU内部结构第十页，共六十二页，2022年，8月28日1、16位段地址寄存器

CS、DS、ES、SS；2、16位指令寄存器IP3、20位地址加法器形成20位物理地址4、6字节指令队列总线接口BIU：

?CPU内部寄存器均为16位，但输出地址为20位5、总线控制电路2.2.28086CPU内部结构第十一页，共六十二页，2022年，8月28日1、16位段地址寄存器

CS、DS、ES、SS；2、16位指令寄存器IP3、20位地址加法器形成20位物理地址4、6字节指令队列总线接口BIU：

?CPU内部寄存器均为16位，但输出地址为20位2.2.28086CPU内部结构第十二页，共六十二页，2022年，8月28日物理地址：

CPU输出的20位地址；逻辑地址：

CPU内地址的表示，16位， 分为段地址和偏移地址物理地址=段地址16+偏移地址

例：已知逻辑地址为

2000H：1000H则对应的物理地址为：2000H*16+1000H=20000H+1000H=21000H2.2.28086CPU内部结构第十三页，共六十二页，2022年，8月28日物理地址=段基地址16+偏移地址

物理地址的形成偏移地址15……….....0段基址000019………...…….0地址加法器物理地址19…….……….....015……….....0段基址2.2.28086CPU内部结构第十四页，共六十二页，2022年，8月28日2-18088/8086CPU结构内存1000H：0000H0001HFFFFH

F000H：0000H0001H

FFFFH段段段0000H：0000H0001HFFFFH每个段的最大容量为64K段地址：偏移地址30H31H32H内存00000H00001H00002H00003H00004H00005HFFFFEHFFFFFH物理地址逻辑地址第十五页，共六十二页，2022年，8月28日8086CPU的内部寄存器ALU标志寄存器FRAHALBHBLCHCLDHDLSPBPSIDIAXBXCXDXCSDSESSSIP总线控制电路指令队列2.2.38086CPU的内部寄存器第十六页，共六十二页，2022年，8月28日AHALBHBLCHCLDHDLSPBPSIDI151410AXBXCXDX累加器基址寄存器计数寄存器数据寄存器堆栈指针基址指针源变址寄存器目的变址寄存器数据寄存器1、通用寄存器

存放操作数、操作数地址及结果。MOVAX，-1

；AX0FFFFHMOVAL，-1；AL0FFH

2.2.38086CPU的内部寄存器第十七页，共六十二页，2022年，8月28日SP—栈顶单元的偏移地址；BP—栈任意单元的偏移地址；

堆栈：内存中暂时存放数据的特殊区域，按照先进后出的原则组织常用于响应中断或子程序调用0FFCH0FFDH0FFEH0FFFHSP1000H栈底48H60H12H87HSP栈顶M2.2.38086CPU的内部寄存器第十八页，共六十二页，2022年，8月28日BX与BP在应用上的区别DS:BXSS:BP作为通用寄存器，二者均可用于存放数据区别：MOVAL,[BX];MOVAL,[BP];MOVAL,DS:[BX]MOVAL,SS:[BP];2.2.38086CPU的内部寄存器第十九页，共六十二页，2022年，8月28日2、专用寄存器CSDSESSSIPFR151410代码段寄存器数据段寄存器附加段寄存器堆栈段寄存器指令指针标志寄存器代码段数据段附加段堆栈段内存地址段地址1：0000H

段地址2：0000H段地址3：0000H段地址4：0000HCSDSESSS指令指针IP：存放将要执行指令的偏移地址；IPIP+1IP2.2.38086CPU的内部寄存器第二十页，共六十二页，2022年，8月28日OFDF

IF

TFSFZFAFPFCF15141312111098765432103）标志寄存器FRDF----方向标志位，用于字符串传送由指令STD（减址）和CLD（增址）控制；IF-----中断允许标志位由指令STI（允许）和CLI（禁止）控制；TF----单步操作，TF置1，CPU单步执行指令；控制标志(DF

IF

TF)：由执令直接设置2.2.38086CPU的内部寄存器第二十一页，共六十二页，2022年，8月28日状态标志：根据结果自动设置OFDFIFTFSFZF

AF

PF

CF1514131211109876543210CF-进位标志CF=1有进位CF=0无进位PF-奇偶标志PF=1低8位偶数个1PF=0低8位奇数个1AF-半进位标志AF=1低4位有进位AF=0低4位无进位ZF-零标志SF=1结果为负SF=0结果为正SF-符号标志ZF=1结果为0ZF=0结果非0OF-溢出标志OF=1溢出OF=0无溢出2.2.38086CPU的内部寄存器第二十二页，共六十二页，2022年，8月28日OFDFIFTFSFZF

AF

PF

CF1514131211109876543210例：MOVAX,9AE0HADDAX,7080H1001101011100000+0111000010000000

10000101101100000CF=1；PF=1；AF=0；ZF=0；SF=0；OF=0结果：AX=0B60H；2.2.38086CPU的内部寄存器第二十三页，共六十二页，2022年，8月28日一、8086的地址空间2.2.48086的内存储器和I/O端口00000H00001H00002H00003H00004H00005H…FFFFEHFFFFFH物理地址内存数据类型：字节、字、双字对准字：低字节从偶地址开始非对准字：低字节从奇地址开始数据存放原则：低字节存在低地址；高字节存在高地址。第二十四页，共六十二页，2022年，8月28日二、存储器的分段内存1000：0000H0001HFFFFH

F000：0000H0001H

FFFFH段段段0000：0000H0001HFFFFH段基址：偏移地址2.2.48086的内存储器和I/O端口分段原因：

地址总线20位，内部寄存器16位分段原则：

起始地址能被16整除11110000000000000000段基址0000000000000000…1111111111111111偏移地址(段内地址)第二十五页，共六十二页，2022年，8月28日物理地址：

CPU输出的20位地址；逻辑地址：

CPU内地址的表示，16位， 分为段地址和偏移地址物理地址=段地址16+偏移地址

例1：若数据段段寄存器DS＝2100H，确定该数据区物理地址的范围。段首地址：2100H*16+0000H=21000H+0000H=21000H2.2.48086的内存储器和I/O端口三、逻辑地址和物理地址段末地址：2100H*16+FFFFH=21000H+FFFFH=30FFFH第二十六页，共六十二页，2022年，8月28日1、段寄存器和偏移地址的约定操作类型隐含段地址替换段地址偏移地址EA…指令中提供的偏移地址取指令CS无IP堆栈操作SS无SPBP间址SSDS、ES有效地址EA存取数据DSSS、ES有效地址EA源字符串DSSS、ESSI目的字符串ES无DI例：MOVAL，[BX+2]MOVAL，ES：[BX+2]2.2.48086的内存储器和I/O端口第二十七页，共六十二页，2022年，8月28日段1内存单元可属于不同的段，具有不同的段地址和偏移地址，但具有唯一的物理地址2、段重叠内存13100H1300：1000：1300：01001000：3100段2重叠区2.2.48086的内存储器和I/O端口第二十八页，共六十二页，2022年，8月28日四、8086的内存储器结构8086奇偶存储体结构2.2.48086的内存储器和I/O端口第二十九页，共六十二页，2022年，8月28日1、8086系统中存储器与总线的连接方式2.2.48086的内存储器和I/O端口奇地址存储体D7~D0SELA18~A0偶地址存储体D7~D0SELA18~A0D7~D0D15~D8BHEA0A19~A1地址总线第三十页，共六十二页，2022年，8月28日2、8086系统中存储器的操作2.2.48086的内存储器和I/O端口第三十一页，共六十二页，2022年，8月28日

每个I/O接口都有一个或几个I/O端口，由8086地址总线低16位来访问。五、8086的I/O端口：I/O端口地址空间：

0000H～FFFFH2.2.48086的内存储器和I/O端口第三十二页，共六十二页，2022年，8月28日CPU复位状态：

CS=FFFFH，其它寄存器清0CPU复位后的启动地址：FFFF0H

中断矢量地址：

00000H~003FFH共计1K字节单元。六、8088/8086内存的专用区域：2.2.48086的内存储器和I/O端口第三十三页，共六十二页，2022年，8月28日[例]：已知CS=1055H，

DS=250AHES=2EF0HSS=8FF0H

画出各段在内存中的分布，标注出段首地址250A0HDS2EF00HES10550HCSSS8FF00H2.2.48086的内存储器和I/O端口第三十四页，共六十二页，2022年，8月28日总线：

是一组导线和相关的控制、驱动电路的集合。是计算机系统各部件之间传输地址、数据和控制信息的通道2.2.58086/8088CPU的工作模式和引脚信号地址总线（AB）数据总线（DB）控制总线（CB）第三十五页，共六十二页，2022年，8月28日最小模式：引脚MN/MX=＋5V，单处理机方式；最大模式：引脚MN/MX=0，多处理机方式2、部分引脚分时复用1、工作方式：一、特点T1T2T3T4

1个总线周期CLKCPUMN/MXAD7~

AD03、CPU使用4个时钟周期读/写一次内存或I/O端口，T1状态传送地址，T2~T4传送数据2.2.58086/8088CPU的工作模式和引脚信号第三十六页，共六十二页，2022年，8月28日二、最小模式下引脚的功能8086CPUAD15~

AD0（8088AD7~

AD0，A15~

A8）A19/S6~A16/S3BHE/S7ALE+5VGNDCLKMN/MXINTRNMIHOLDHLDADT/RRDWRREADYINTARESETTESTM/IO（8088为SS0）DEN（8088IO/M）2.2.58086/8088CPU的工作模式和引脚信号第三十七页，共六十二页，2022年，8月28日1、8086CPU地址/数据线:AD15～AD0：地址/数据信号分时复用。传送地址信号时为输出，传送数据信号时为双向。A19～A16：输出高位地址信号2、ALE地址锁存允许，高电平有效

T1状态有效，将地址信息锁存到地址锁存器3、DEN

数据允许信号，三态输出，低电平有效

T2~

T4

状态有效，用作数据收发器选通信号2.2.58086/8088CPU的工作模式和引脚信号第三十八页，共六十二页，2022年，8月28日4、DT/R

数据发送/接收控制信号，三态输出确定总线收发器的传送方向，DT/R

=1，CPU发送数据；DT/R

=0，CPU接收数据锁存器STB缓冲器TOEAD7~

AD0A7~

A0D7~

D0ALEDT/RDEN2.2.58086/8088CPU的工作模式和引脚信号第三十九页，共六十二页，2022年，8月28日8086CPURDWRM/IO5、读选通信号6、写选通信号7、存储器/IO端口控制RDWRCS接口RDWRCS内存CS为片选信号，低电平有效2.2.58086/8088CPU的工作模式和引脚信号第四十页，共六十二页，2022年，8月28日[例]：当WR=1，RD=0，M/IO=1时，表示CPU当前正在进行读存储器操作MOVAL,[2000H]2.2.58086/8088CPU的工作模式和引脚信号第四十一页，共六十二页，2022年，8月28日8、INTR

可屏蔽中断请求，输入10、NMI

不可屏蔽中断请求，输入9、INTA中断响应信号，输出中断服务子程序主程序中断信号8086CPU+5VGNDINTRNMIHOLDHLDAINTA2.2.58086/8088CPU的工作模式和引脚信号第四十二页，共六十二页，2022年，8月28日INTR–可屏蔽中断NMI—不可屏蔽中断中断允许触发器：IF=1，允许INTR中断IF=0，禁止INTR中断IFCPUINTRNMINMI不受IF影响2.2.58086/8088CPU的工作模式和引脚信号第四十三页，共六十二页，2022年，8月28日11、HOLD

总线请求，高电平有效，输入12、HLDA

总线响应，高电平有效，输出内存I/OCPUHLDA响应ABDBCBDMAHOLD申请2.2.58086/8088CPU的工作模式和引脚信号第四十四页，共六十二页，2022年，8月28日一、最小模式和最大模式的区别

最小模式最大模式

MN/MX接+5VMN/MX接地构成单处理机系统构成多处理机系统系统控制信号由CPU产生系统控制信号由总线控制器产生2.2.68086最大模式和最小模式系统构成第四十五页，共六十二页，2022年，8月28日二、最小模式下的系统配置8282*3片8286*2片地址总线

A19~

A0数据总线D15~

D0锁存器

STB8284AA19~16

AD15~0ALEDT/RDEN8086CPUCLK时钟信号发生器（或74LS373）（或74LS245）外部RESET内部RESETT缓冲器

OE2.2.68086最大模式和最小模式系统构成第四十六页，共六十二页，2022年，8月28日三、最大模式下的系统配置在最小模式下增加8288总线控制器和8289总线裁决器，A19~8AD7~08086CPUS2~S08284A3片2片82828286地址总线数据总线控制信号存储器和

接口芯片82888289多主控者系统总线2.2.68086最大模式和最小模式系统构成第四十七页，共六十二页，2022年，8月28日四、常见总线接口芯片

1、锁存器OEDI0DO0DI1DO1DI2 DO2DI3 DO3DI4 DO4DI5 DO5DI6 DO6DI7 DO7STB8282锁存器由多个D触发器构成的暂存器，在控制信号的作用下将数据传送出去OESTBDIDO010、10、100×锁存1××高阻态输出允许OEDCQ

输入DI输出DO选通STBEN2.2.68086最大模式和最小模式系统构成第四十八页，共六十二页，2022年，8月28日TVCCA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8OE8286AB2、缓冲器

当OE=“0”时双向传输：

T=“1”，ABT=“0”，B

A

2.2.68086最大模式和最小模式系统构成第四十九页，共六十二页，2022年，8月28日时序的概念：CPU各引脚信号在时间上的关系总线周期：CPU完成一次访问内存（或接口）操作所需要的时间。8086一个总线周期至少包括4个时钟周期T2.2.78086CPU的工作时序8086总线周期为4T80386总线周期为2T80486总线周期为1TPentium总线周期为1/2T第五十页，共六十二页，2022年，8月28日1、时钟周期T：每个时钟脉冲持续时间。2、总线周期：对存储器或I/O端口进行一次读/写所需的时间；3、指令周期：执行一条指令所需的时间，分为若干总线周期；CLK指令周期总线周期T一、时钟周期、总线周期、指令周期8086CPU时钟频率为5MHZ，一个T状态为200nSCPUCLK2.2.78086CPU的工作时序第五十一页，共六十二页，2022年，8月28日系统的复位和启动；读操作（最小模式和最大模式）写操作（最小模式和最大模式）总线保持（最小模式）总线请求允许（最大模式）总线空操作。二、基本时序在总线周期内不能完成读写则插入等待周期TW。CLK总线周期TT2T3T4Tw2.2.78086CPU的工作时序第五十二页，共六十二页，2022年，8月28日1、首先了解时序图中出现的信号的意义2、；2、按照时钟周期的先后顺序，抓住信号的变化过程，依次