海文考研数字电路逻辑设计强化课程-讲义

《819数字电路逻辑设计》强化课程讲义第二步，将3变量降维图与8选1数据选择器卡诺图相比较，得：第三步采用8选1数据选择器，构成的逻辑电路图如图4.17所示图4.17用8选1MUX实现例7分析：本例是组合逻辑电路设计的另一类典型问题，用具有n个地址输入端的数据选择器实现m变量的组合逻辑函数（），解决本类问题有两种方法。一种是将选1数据选择器扩展成选1数据选择器，称为扩展法；另一种方法是采用本例中使用的降维法，将m变量的函数转换成n变量的函数，使由个最小项组成的逻辑函数转换为由子函数组成的逻辑函数，而每一个子函数又是由个最小项组成，称为降维图法。注意：数据选择器虽然实现组合逻辑函数十分方便，但它仅对实现单输出的逻辑函数方便，而对于多数出函数，每个输出就至少需要一块数据选择器组件。在的情况下，选择哪些变量作为地址，哪些变量作为记图变量，可以是任意的，但不同的选择方案会有不同的结果，需要得到最佳方案，必须对原始卡诺图进行仔细分析，以选择子函数最少或最简单的方案。【例题8】用译码器设计两个1位二进制数的全加器。解析：由全加器的真值表可得：用3-8译码器组成的全加器如图4.18所示。图4.18例8的电路图易错点：一个n变量的完全译码器（即变量译码器）的输出包含了n变量的所有最小项。例如，3-8译码器的输出包含了3变量的所有最小项，因此如前面所述，使用译码器和附加逻辑门可以实现输入变量不大于n的所有组合逻辑函数，对于实现多数出的逻辑函数尤为方便。4.3本章典型题库4.3.11.分析图4-1所示电路，写出电路输出Y1和Y2的逻辑函数表达式，列出真值表，说明它的逻辑功能。2.分析图4-2所示电路，要求：写出X、Y、Z的逻辑表达式，列出真值表，并总结电路功能。图4-1图4-23.图4-3所示是某同学设计的代码转换电路。当控制信号K=1时，可将输入的3位二进制码转换成循环码；K=0时能把输入的3位循环码转换成二进制码。代码转换表见表4-1。试检查电路有无错误，若有错，请改正之。表4-1代码转换表图4-34.用与非门设计能实现下列功能的组合电路。 （1）三变量表决电路——输出与多数变量的状态一致； （2）四变量判奇电路——4个变量中有奇数个1时输出为1，否则输出为0； （3）运算电路——当K=1时，实现一位全加器功能；当K＝0时，实现一位全减器功能。5.已知输入信号A、B、C、D的波形如图4-4所示，用或非门设计产生输出F波形的组合电路，允许反变量输入。6.分析如题图4-5所示由集成8选1数据选择器CT74151构成的电路，写出电路输出F1和F2的最简逻辑函数表达式，列出真值表。图4-57.分析题图4-6所示由集成3线-8线译码器CT74138构成的电路，写出输出F的逻辑函数表达式，列出F的真值表，并找出在控制信号K的作用下，该电路的功能。图4-68.采用降维法用一片集成8选1数据选择器CT74151和必要的门电路实现逻辑函数：9.用一片集成8选1数据选择器CT74151和必要的门电路设计实现一个函数发生器电路，其功能如表4-2所示。表4-2函数发生器功能表10.用一片集成3线-8线译码器CT74138和必要的门电路实现下列多输出组合逻辑函数。4.3.21.解：，；真值表如表4-3所示。表4-3题1真值表故该电路实现了一位全加器的功能。其中，A和B分别是被加数及加数，C为相邻低位来的进位数；Y1为本位和数，Y2为向相邻高位的进位数。2.解：，真值表如表4-4所示。该电路实现了一位数值比较器的功能：当A<B时，输出X=1；当A=B时，输出Y=1；当A>B时，输出Z=1。3.解：由图4-3从输入信号出发，写出输出Y2、Y1、Y0的逻辑函数表达式为：，，，将K、、、取不同值，求出，可得真值表如表4-5所示。表4-5由上表可以看出，图4-3所示电路在K=1时，可将输入的3位二进制码转换成循环码；但是，在K=0时并不能把输入的3位循环码转换成二进制码。若要电路实现预期功能，其真值表应如表4-6所示：表4-6由表4.6可以写出输出Y2、Y1、Y0的逻辑函数表达式分别如下：，电路图（略）。4.解（1）真值表如表4-7：表4-7由表可以得出F的逻辑函数表达式为：，其逻辑电路图如图4-7所示：图4-7解（2）：真值表如表4-8所示；画出卡诺图如图4-8所示，得到输出F的最简与-或表达式，并两次取反变换成与非-与非表达式为：。 图4-8 逻辑图（略）解（3）根据题意可列出真值表如下表4-9所示；表4-9根据卡诺图化简得到输出F和Y的最简与-或表达式，并两次取反变换成与非-与非表达式为：，，根据表达式画出电路图（略）。5.解：由题图4-4所示波形图，可直接得到A、B、C、D在各种输入组合下的输出F，填入卡诺图，并圈“0”合并，如图4-9用或非门实现的逻辑电路图如图4-10所示。图4-9卡诺图图4-10逻辑电路图解：F1和F2的逻辑函数表达式分别为：，。由F1和F2的表达式，可以得到二者真值表分别如表4-10和4-11.表4-10的真值表画出卡诺图并化简的其最简与或式为：，。解：F的逻辑函数表达式为：，输出F的真值表如表4-12所示：表4-12由题解表4-12可以看出，当控制信号K＝0时，电路实现同或逻辑；反之，当控制信号K＝1时电路实现异或逻辑。8.解：由表达式作出F的卡诺图，并以变量D为记图变量，得到降维图，如图4-11所示。图4-11由降维图得出：，画出用8选1数据选择器CT74151实现本逻辑函数的电路如图4-12所示。图4.129.据题意，列出在4个输入信号、、A、B作用下，输出F的真值表如表4-13所示。由表4-13作出F的卡诺图，并以变量B为记图变量，得到降维图，如图4-13所示。图4-13根据图4-13所示的降维图，画出用8选1数据选择器CT74151实现本逻辑函数的电路如图4-14所示。图4-1410.解：将多输出逻辑函数变换为最小项表达式，并进行变换，可得：将输出表达式与3线-8线译码器输出表达式做逻辑函数对照，画出用一片集成3线-8线译码器CT74138实现本逻辑函数的电路如图4-15所示。图4-15第五章集成触发器5.1本章知识点串讲【知识点1】基本触发器电路组成及工作原理。 基本触发器的电路如图5.1所示，它可由两个与非门交叉耦合组成，如图5.1（a）所示；也可由两个或非门交叉耦合组成，如图5.1（b）所示。图5.1基本触发器电路分析上述两图的工作原理可知，由两个与非门交叉耦合构成的基本触发器具有置0、置1及保持的功能。因为=0时触发器被置1，通常称为置1端，低电平有效。因为=0时触发器置0，端称为置0端，低电平有效。基本触发器又称为置0置1触发器，或称为触发器。请读者自己分析图5.1（b）的工作原理。【知识点2】R—S触发器。R—S触发器特征方程为：（5.1）其中，约束条件的意义是正常工作时，不允许出现，的情况，必须保证。R—S触发器功能表如表5.1所示，R—S触发器的状态转移图如图5.2所示。R—S触发器触发器的激励表如表5.2所示。激励表给出了当为某一状态，要求状态转移到确定的下一状态时，所需加入的输入信号；可用激励表法设计时序电路。【知识点3】J—K触发器。J—K触发器的特征方程为：J—K触发器功能表如表5.3所示，激励表如表5.4所示，状态转移图如图5.3所示。【知识点4】D触发器。D触发器的特征方程为：D触发器的功能表如表5.5所示，激励表如表5.6所示，状态转移图如图5.4所示。【知识点5】T触发器和触发器触。T触发器的特征方程为： T触发器的功能表如表5.7所示，激励表如表5.8所示，状态转移图如图5.5所示。 T’触发器是指T恒等于1时的T触发器，其状态转移方程为【知识点6】触发器的电路结构和触发方式。触发器的触发方式分为直接置位-复位方式、电位触发方式、主从触发方式、边沿触发方式。（1）直接置位-复位方式。 由两个与非门交叉耦合构成的基本触发器属于直接置位/复位出发方式，如图5.6所示；称为直接置1（置位）端，低电平有效；称为直接置0（复位）端，低电平有效；其功能表如表5.9所示。（2）时钟电位触发方式。时钟电位触发方式是在-基本触发器的基础上加触发引导门，如图5.7所示。其工作特点是CP=1的全部时间内，S和R的变化都将引起触发器输出端的变化。而CP=0的全部时间内，S和R的变化都不会引起触发器状态的变化。（3）钟控主从触发器。由四个集成门构成的电位触发方式的触发器，在约定钟控信号电平期间对输入激励信号均敏感，从而造成了在某些输入条件下产生多次反转现象。避免多次翻转的方法之一就是采用具有存储功能的触发引导电路，主从触发结构的触发器就是这类触发器。（4）边沿触发器。采用主从触发方式，可以克服电位触发方式的多次翻转现象，但主从触发器有一次翻转现象，这就降低了其抗干扰能力。边沿触发器不仅可以克服电位触发方式的多次翻转现象，而且仅仅在时钟CP的上升沿或者下降沿时刻才对输入信号响应，这样大大提高了抗干扰能力。边沿触发器有CP上升沿（前沿）触发和CP下降沿（后沿）触发两种形式。5.2本章重难点总结5.2.1触发器是时序逻辑电路中完成记忆功能的电路，是最基本的时序电路。本章主要介绍了基本触发器的电路组成和工作原理。各触发器（R-S、J-K、D、T等）的逻辑功能、真值表、特征方程、驱动表、状态转移表等。其中重点是：各个触发器的逻辑功能和逻辑功能描述方法、各种触发方式的特点和脉冲工作特性。难点是触发器的电路结构。5.2.2本章重难点【例题1】试画出用或非门组成的基本RS触发器，并列出状态真值表，求出特征方程。解析：由或非门组成的RS触发器电路如图5.8(a)所示。由电路和或非门的功能列出状态真值表如表5.10所示。运用5.8（b）所示卡诺图求出其特征方程。约束条件为：。图5.8表5.10【例题2】在图5.9所示的电路中，是JK触发器，是D触发器，起始状态为0，试画出在CP操作下、的波形。解析：波形如图5.10所示。图5.105.3本章典型题库5.3.11.在图5-1所示触发器构成的电路中，A和B的波形已知，对应画出、的波形。触发器起始状态均为“0”。图5-12.在图5-2所示中，是D触发器，是JK触发器，CP和A的波形如图所示，试画出对应和的波形。图5-25.3.21.解：(a)图中，第一级，每来一个CP必翻转，但它又受第二级控制，当其为0时，第一级触发器Rd=0，异步复“0”。第二级，具体分析如下:第1、2个B脉冲因为Q0=0，所以Q1不动作，第1个A脉冲上升沿使Q0由“0”翻转为“1”，因此在第3个月脉冲上升沿时，，翻为“1”态，与此同时，使第一级触发器Rd=0，故立即复“0”。第4个B脉冲上升沿时，，故又回到“0”，此状态一直维持到第二个A信号上升沿来时，再重复上述过程。该电路是单脉冲电路。(b)图中，Q2触发器每来一个A信号(下降沿)必翻转一次，此时J3=K3＝1，故在第6个B脉冲下降沿时，Q3必翻转一次，与此同时，使Q2复“0”，故在第7个B脉冲时J3＝0，K3＝1，使Q3又回到“0”，如此反复，与(a)一样获得一个单脉冲电路。波形如图5-3图5-32.解：、的波形如图5-4所示。图5-4第六章时序逻辑电路6.1本章知识点串讲逻辑电路分为两大类，即组合逻辑电路和时序逻辑电路。本章主要介绍时序逻辑电路的特点，时序逻辑电路的分析和设计方法，介绍常用的时序逻辑器件（计数器、移位寄存器及序列信号发生器等）。【知识点1】时序逻辑电路的特点。在组合逻辑电路中，当输入信号发生变化时，输出信号也随之立刻响应。也就是在任何一个时刻的输出信号仅仅取决于当时的输入信号。而在时序逻辑电路中，任何时刻的输出信号不仅仅取决于当时的输入信号，而且还取决于电路原来的工作状态，即与以前的输入信号及输出信号也有关系。时序逻辑电路包含组合电路和存储电路两个部分。由于它要记忆以前的输入和输出情况，所以存储电路是必不可少的。存储电路可以由触发器组成，也可以有带有反馈的组合电路组成。组合电路至少有一个输出反馈到存储电路的输入端，存储电路的状态至少有一个作为组合电路的输入，与其他输入信号共同决定电路的输出。其工作结构框图如图6.1所示。【知识点2】时序电路的方程描述。任何时序电路都可以用三个方程（组）描述（详见数字电路逻辑设计王毓银版），它们是：电路输出函数表达式存储电路的激励函数存储电路的状态方程【知识点3】时序逻辑电路的分类。时序逻辑电路一般有两大类，一类是同步时序逻辑电路，在这种电路中，在同一时刻时，存储电路状态的变更是靠时钟脉冲同步更新的，只有在时钟脉冲上升沿或下降沿到达的时刻，才同时更新所有存储器件的状态。异步时序逻辑电路，在这种电路中，在同一时刻时，存储电路有点有时钟脉冲作用，有的没有时钟脉冲作用。即使在有时钟脉冲作用的存储电路中，存储器件各状态的更新也不是同步进行的，而是异步进行的。此外，在有的资料中，还依据输出信号的特点将时序逻辑电路分为米里（Mealy）型和摩尔（Moore）型两类。如果输出信号不仅仅取决于存储电路的状态，而且还取决于输入变量，这种时序逻辑电路称为米里型；如果输出信号仅仅取决于存储电路的状态，称为摩尔型。【知识点4】时序逻辑电路分析的一般步骤。根据给定的时序电路图写出下列各逻辑表达式。各触发器的时钟信号CP的逻辑表达式。各触发器的驱动方程。时序电路的输出方程。将多处发起的驱动方程代入相应的触发器特征方程，得到该时序电路的状态电路的状态转移方程。根据状态转移方程、时钟函数及输出方程，列出该时序电路的状态转移表，画出状态转移图或时序图（也就是工作波形图）。描述给定时序电路的逻辑功能。【知识点5】偏离状态及自启动。完整的状态转移图除去有效状态外，还必须包括偏离状态，如果偏离状态能在时钟作用下自动进入有效状态，则该电路具有自启动功能；如果偏离状态不能自动进入有效状态，则该电路就出现锁住现象，要使其继续工作必须重新启动（置位或复位）。【知识点6】常用集成计数器常用集成计数器分二进制计数器（包含同步、异步、加减和可逆）和非二进制计数器（含同步、异步、加减和可逆），典型的有：CT54/74161、CT54/74193、CT54/74290.这里主要分析集成计数器CT54/74161，其余根据其功能表同理分析。集成计数器CT54/74161：4位二进制同步加法计数器CT54/74161的功能表如表6.1所示。表6.1CT54/74161的功能表清零预置使能时钟预置数据输入输出0××××××××000010××↑110××××××触发器保持，11×0×××××保持1111↑××××保持从表6.1可见，CT54/74161具有：a．异步清零。当=0时，不管其他输入端的状态如何，计数器输出端、、、和进位输出端将被直接置零，称为异步置零，清零信号低电平有效。b．同步并行预置。当=1、=0，且时钟脉冲上升沿到达时，预置数输入端、、、的置将同时置入到对应的输出端、、、。由于在时钟作用下完成置入，所以称为同步并行预置。特别应注意到：执行同步并行预置操作时无需·的干预的。c．保持。在==1时，只要·=0，计数器、、、保持原状态不变。但当=0，=1时，进位输出端；而当=1，=0时，进位输出端也保持不变；在多片CT54/74161级联的应用电路中，必须注意前后级的互相影响（这里和表示前后级）。d．计数。当时，计数器在上升沿作用下执行4位二进制同步加法计数。且当计数器（）=（1111）时，才有。【知识点7】常用集成寄存器和移位寄存器。1.集成寄存器CT54/74175.寄存器是用来存储代码或数据的逻辑部件，1个触发器可寄存1位二进制代码，CT54/74175是一个集成4D触发寄存器，其功能表如表6.2所示。2.集成4位并入、并出单向右移移位寄存器CT54/74195.CT54/74195是4位并入、并出单向右移移位寄存器，具有、串行输入端，移位/置数端，直接清零端，其功能表见表6.3.由表6.3可见CT54/74195具体功能如下：直接复零。当时，直接异步复零。同步并行置位。当、=0时，同步并行置位。串行输入右移功能。当、时，在CP上升沿作用下，串行输入J、至，其余：移入，移入，移入，实现右移功能。【知识点8】同步时序逻辑电路设计的一般步骤。第一步：根据设计要求建立原始状态转移图和原始状态转移表。第二步：状态化简并建立最简状态转移表。第三步：状态编码，建立编码状态转移表。第四步：根据状态转移方程选择触发器。第五步：画出逻辑电路并检查是否具有自启动特性。【知识点9】同步计数器的设计。同步计数器的设计同知识点8中同步时序逻辑电路的设计，但由于它是计数器，一般计数器的模值即是状态表，因此无需状态化简。关于状态编码，通常选用二进制代码，循环代码或移存型代码等。因此同步计数器的设计主要是完成上述一般步骤中的第三、四、五步。【知识点10】异步计数器的设计。异步计数器的设计与同步计数器的设计的不同点在于开始要由状态转移表选择各级触发器的时钟信号，然后由简化状态转移表来求状态方程。其余与同步计数器的设计步骤方法相同。【知识点11】序列信号发生器。数码1和0按一定规律排列的串行输出周期性信号称序列信号，在数字系统中通常作为同步信号、地址码等。对于序列信号发生器的设计有两种情况，一是要求根据给定序列信号设计产生器电路；二是只要求根据序列信号的周期（码长）设计产生器电路。6.2本章重难点总结6.2.1本章重点： （1）时序逻辑电路的分析，正确画出时序图（工作波形图）。 （2）同步计数器的设计。本章难点： （1）同步时序逻辑电路的分析与设计。 （2）同步时序逻辑电路设计的一般步骤（初始状态流程建立、状态合并、状态编码等）。6.2.2本章重难点【例题1】分析题图6.2所示的同步时序电路，画出状态图。图6.2解析：，所以状态表如表6.4所示，状态图如图6.3所示。图6.3状态图表6.4状态表【例题2】时序电路如图6.4所示，试分析其功能，并画出x序列为10101100的时序图，设起始态Q2Q1=00。图6.4解析：该电路中，时钟脉冲接到每个触发器的时钟输入端，故为同步时序电路。写出方程。其激励方程如下： 状态方程为：，。输出方程为：。列出状态真值表。假设一现定状态，代入上述的状态方程中得相应的次态，逐个假定列表表示即得相应的状态真值表，如表6.5所示。表6.5画出状态转移图。状态转移图如图6.5所示。图6.5根据上述分析可分析时序关系并画出时序图。时序图如图6.6所示。图6.6【例题3】异步时序电路如图6.7所示，试分析其功能。图6.7解析：由电路可知CP1=CP3=CP,CP2=Q1,因此该电路为异步时序电路。各触发器的激励方程为：状态方程和时钟方程为：由于各触发器仅在其时钟脉冲的下降沿动作，其余时刻均处于保持状态，故在列电路的状态真值表时必须注意。(1)当现态为000时，代入和的次态方程中，可知在CP作用下，，，由于此时，由0→1产生一个上升沿，用符号↑表示，故处于保持状态，即。其次态为001.（2）当现态为001时，，，此时由1→0，产生一个下降沿，用符号↓表示，且，故将由0→1，其次态为010.依此类推，得其状态真值表如表6.6所示。表6.6根据状态真值表可画出状态迁移图如图6.8所示，由此可看出该电路是异步五进制递增计数器，且具有自启动能力。图6.8【例题4】设计一个串行数据检测器，该电路具有一个输入端和一个输出端。输入为一连串随机信号，当出现“1111”序列时，检测器输出信号z=1，对其它任何输入序列，输出皆为0。解析：建立原始状态图。起始状态，表示没接收到待检测的序列信号。当输入信号时，次态仍为，输出为0；如输入，表示已接收到第一个“1”，其次态应为，输出为0。状态为，当输入时，返回状态，输出为0；当输入时，表示已接收到第二个“1”，其次态应为，输出为0。状态为，当输入时，返回状态，输出为0；当输入时，表示已连续接收到第三个“1”，其次态应为，输出为0。状态为，当输入时，返回状态，输出为0；当输入时，表示已连续接收到第四个“1”，其次态为，输出为“1”。状态为，当输入时，返回状态，输出为0；当输入时，则上述过程的后三个“1”与本次的“1”，仍为连续的四个“1”，故次态仍为，输出为“1”。上述过程所得原始状态图如图6.9所示。列出状态表如表6.7所示。图6.9原始状态图表6.7原始状态表(2)状态化简。在做原始状态图时，为确保功能的正确性，遵循“宁多勿漏”的原则。因此，所得的原始状态图或状态表可能包含有多余的状态，使状态数增加，将导致下列结果：①系统所需触发器级数增多；②触发器的激励电路变得复杂；③故障增多。因此，状态化简后减少了状态数对降低系统成本和电路的复杂性及提高可靠性均有好处。(3)状态分配。状态分配是指将化简后的状态表中的各个状态用二进制代码来表示，因此，状态分配有时又称为状态编码。电路的状态通常是用触发器的状态来表示的。由于，故该电路应选用两级触发器和，它有4种状态：“00”、“01”、“10”、“11”，因此对、、、的状态分配方式有多种。对该例状态分配如下：则状态分配后的状态表如表6.8所示。表6.8状态分配后的状态表(4)确定激励方程和输出方程。根据状态分配后的状态迁移表，利用次态卡诺图求得各触发器的次态方程，再与触发器的标准特征方程相比较，即可求得触发器的输入激励方程。在求每一级触发器的次态方程时，应与标准的特征方程一致，这样才能获得最佳激励函数。如JK触发器标准特征方程为：故：输出方程由卡诺图得：。(5)画出逻辑图。如图6.10所示。图6.10易错点：直接从设计命题得到的状态图，就是用逻辑语言来表达命题，是设计所依据的原始资料，称为原始状态图。建立原始状态图的过程，就是对设计要求的分析过程，只有对设计要求的逻辑功能有了清楚的了解之后，才能建立起正确的原始状态图。建立原始状态图时，主要遵循的原则是确保逻辑功能的正确性，而状态数的多少不是本步骤考虑的问题，在下一步的状态化简中可将多余的状态消掉。【例题5】用JK触发器设计模6计数器。解析：由于，所以模6计数器应该由三级触发器组成。三级触发器有8种状态，从中选6种状态，方案很多。我们按图6.11选取，其状态表如表6.9所示。进位关系也在图中表示出来了。表6.9图6.11 根据上述状态关系画出各级触发器卡诺图，选用JK触发器，得到各级触发器的次态方程，再获得各触发器的激励函数，从而得到逻辑电路图，如图6.12所示。图6.12模6计数器激励函数的确定和电路图 检查自启动能力，把未用状态(010，101)代入上述次态方程，得到它们的状态变化情况，发现进入无效的状态循环，无自启动能力。为了使电路具有自启动能力，可以修改状态转换关系，即切断无效循环，引入有效的计数循环序列。我们切断101→010的转换关系，强迫它进入110。根据新的状态转换关系，重新设计。由于和的转换关系没变，只有改变了，故只要重新设计级即可，如图6.13（a）所示。，，。图6.13具有自启动能力的模6计数器【例题6】用74LS161的同步预置端构成十进制计数器。解析：选择状态，可以选前10个状态，也可以选后10个状态，还可以选中间任意连续的10个状态。选前10个状态，则后6个状态无效，当计数，计数器输出为=1001，经过与非门反馈给同步预置端，使LD=0。再来一个时钟CP，计数器将DCBA=0000的数预置进计数器，电路如图6.14（a）所示。如选后10个状态，首先对计数器置数“6”(0110)，以此为初态进行计数，当计数，计数器输出为1111，且进位位，将反相反馈给LD端，使LD=0，在下一个CP到来时，将计数器再次预置为0110，完成一个循环，电路如图6.14（b）所示。我们也可选中间10个状态，前3个状态与后3个状态均无效，即采用余3代码，电路如图6.14（c）所示。图6.14（a）前10个状态；(b)后10个状态；(c)中间10个状态【例题7】设计模10移位型计数器。解析：模10计数器需4级触发器，所以从图6.15的四位移位寄存器全状态图上选循环周期为10的状态迁移序列。当然会有多种不同的选取组合，从中任选一种即可。我们选如下序列：0→8→4→10→13→14→15→7→3→1其余不用的状态可作为无关项处理，为了保证具有自启动能力，将其引入有效循环如图6.16所示。实现器件可以用触发器和门电路实现；也可选取中规模集成电路实现。图6.15移位寄存器的全状态图三位移位寄存器全状态图；（b）四位移位寄存器全状态图图6.16状态转移图根据状态转移图画出反馈函数的卡诺图如图6.17（a）所示；最后我们选择器件实现该电路。我们选74LS194和八选一数据选择器实现该电路，选择地址变量为。确定，如图6.17（b）所示。图6.17【例题8】设计一个00011101序列发生器。解析：(1)确定移存器的位数n。因M=8，故n≥3，选定为三位，用74LS194的三位。(2)确定移存器的八个独立状态。将序列码00011101按照每三位一组，划分为八个状态，其迁移关系如下所示：作出反馈函数表，如表6.10所示，由迁移关系可看出移存器只进行左移操作，因此,。将的卡诺图填入图6.18（a）中，选用四选一实现函数，其逻辑图如图6.18（b）所示。表6.10图6.1800011101序列信号发生器6.3本章典型题库6.3.11.时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？2.分析图6-1所示同步计数器电路。图6-13.分析图6-2所示异步计数器电路。图6-24.试用两片集成4位双向移位寄存器CT74194组成一个8位的环形计数器，画出电路连接图。5.分析图6-3所示用两片集成同步十进制加法计数器CT74160计数器电路，说明其计数模值。如果计数器输入时钟脉冲CP的频率是120kHZ，问电路中P点的输出脉冲P和整个计数器输出脉冲Z的频率各为多少？图6-36.分析图6-4所示各计数器电路，列出状态转移表，说明该计数器的模值。图6-47.用集成同步十进制加法计数器CT74160，设计一个七进制计数器，列出状态转移表，并画出逻辑图。8.用一片集成4位二进制计数器CT74161和必要的门电路设计一个可变模值计数器，当A＝0时，实现模8；当A＝1时，实现模6。简要说明设计思路，画出逻辑图。9.选择触发器设计一个同步时序电路，用它来检测二进制序列，当电路连续收到4个1时，电路输出1。10.选用D触发器和与非门按题表6-1所示的状态转移表设计一个五进制计数器，要求在时钟信号CP为对称方波时，输出也是方波。表6-111.用JK触发器设计一个可逆十进制异步计数器，当A=0时，实现增1计数；当A=1时，实现减1计数。12.设计一个脉冲序列发生器，使之在一系列CP信号作用下，其输出端能周期性地输出00101101的脉冲序列。6.3.21.解：组合电路仅由若干逻辑门组成，没有存储电路，因而无记忆功能，电路任何时刻的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原来的状态没有任何关系；时序电路由组合电路和存储电路共同组成，其中存储电路必不可少，因而具有记忆功能，电路任何时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的工作状态，即与以前的输入信号及输出也有关系。同步时序电路中，电路状态改变时，电路中要更新状态的触发器是同步翻转的，即同步电路中所有触发器由统一时钟脉冲信号控制；异步时序电路中，电路状态改变时，电路中要更新状态的触发器，有的先翻转，有的后翻转，是异步进行的，即异步电路中所有触发器不由统一时钟脉冲信号控制。2.解：由题图6-1可见，该时序逻辑电路采用3级JK触发器，下降沿触发，为同步时序逻辑电路。驱动方程为：其状态转移方程为：状态转移图如图6-5所示，该电路电路是一个具有自启动特性的同步模5计数器。图6-53.解：由题图6-2可见，该时序逻辑电路采用3级D触发器，无输出，为异步时序电路。时钟方程：；；。驱动方程：；；。状态转移方程：故其状态转移表如表如表6-2所示；状态转移图如图6-6所示。表6-2状态转移表图6-6状态转移图由状态转移图和状态转移图可以看出，该电路有8个有效状态000～111构成循环，所以这是一个具备自启动特性的异步模8计数器。4.解：用两片集成4位双向移位寄存器CT74194组成一个8位环形计数器的电路如6-7所示，其状态转移表如表6-3所示。图6-7表6-35.解：从题图6-3可以看出，片Ⅰ利用来控制计数模值，其中，有效状态为0000、0001、0010、0011、0100、0101，暂态为0110，实现异步模6计数，每循环一个周期，就会出现一个下降沿；片Ⅱ和片Ⅰ之间采用异步连接，当片Ⅰ出现下降沿时，就会为片Ⅱ产生一个触发脉冲，片Ⅱ计数加1。所以，该电路的计数模值为6×10＝60。其中，输出脉冲P的频率为，输出脉冲Z的频率为。6.解：图6-4（a）：此电路利用来控制计数模值，其中。结合CT74163的功能表列出该电路的状态转移表如表6-4所示，从中可以看出，该电路实现的是模11计数器。表6-4图6-4（b）：此电路利用来控制计数模值，，其状态转移表如表6-5所示，从中可以看出，该电路实现的是模11计数器。表6-5图6-4（c）：此电路利用来控制计数模值，，其状态转移表如表6-6所示。由于CT74161采用的是异步清除方式，状态1010为暂态，因此，该电路实现的是模10计数器。表6-67.解：可以利用来控制计数模值，其中，并入数据为。因此，有效循环为CT74160的后7个状态，如表6-7所示，画出实现逻辑电路如图6-8所示。表6-7图6-88.解：使用，将取反后与相连。当A＝0时，进行模8计数，并入数据应为；当A＝1时，进行模6计数，并入数据应为。将1000和1010作比较，发现，，；这样就可完成可变模值计数。实现可变模值计数的逻辑电路如图6-9所示。从中可以看出，当A＝0时，有效循环为1000→1001→1010→1011→1100→1101→1110→1111，实现模8计数；当A＝1时，有效循环为1010→1011→1100→1101→1110→1111，实现模6计数。图6-99.解：根据检测要求，当输入的二进制序列连续输入4个1时，输出1，其余情况下均输出0。所以该电路必须“记忆”3位连续输入序列，一共有8种情况，即000、001、010、011、100、101、110、111。只有当3位连续输入为111，第4位也输入1时，输出才为1。将需“记忆”的这8种情况分别用状态A、B、C、D、E、F、G、H来表示，每次输入信号二进制序列X只有两种可能：0或1。由以上分析，可作出原始状态图，如图6-10所示。列出表格，即为原始状态表，如表6-8所示。图6-10表6-8利用图6-11所示隐含表对表6-8所示原始状态表进行简化，得到所有等价状态对，它们是（AC）、（AE）、（AG）、（BF）、（CE）、（CG）、（EG）。图6-11利用作图法求最大等价类，如图6-12所示，得到所有最大等价类，它们是（ACEG）、（BF）、（D）和（H）。令（ACEG）合并为状态a，（BF）合并为状态b，（D）改写为d，（H）改写为h，得到最简状态表，如表6-9所示。图6-12表6-9选择两位循环码00、01、11、10分别表示a、b、d、h，得到状态转移表如表6-10所示。表6-10在此选用JK触发器来设计，根据JK触发器的特征方程，采用卡诺图采进行化简，可以写出各级触发器的激励方程和输出方程，并画出逻辑电路图如图6-13所示。图6-1310.解：从表6-1可以看出，该计数器状态之间的转移满足移存规律，即：，，作出和输出的卡诺图，如图6-14所示。从中可以看出，当为对称方波时，输出也是方波，满足题目要求。对其进行化简，可以得到：，。图6-14确定状态转移方程后，把偏离状态010、101、111依次代入，可以得到状态转移图如图6-15所示。从中可以看出，电路具有自启动特性。图6-15综上，若采用D触发器和与非门实现该电路，那么三级触发器的驱动方程和电路的输出方程分别为：画出逻辑电路如图6-16所示。图6-1611.解：根据题目设计要求，假设当A=0时模10计数顺序为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000；当A=1时模10计数顺序为1001→1000→0111→0110→0101→0100→0011→0010→0001→0000→1001。综合两种情况，应选用4位JK触发器，当A=0时画出卡诺图如图6-17所示，由此得出A=0时各级触发器的驱动方程和输出方程分别为：图6-17另外，当A=1时画出卡诺图如图6-18所示，由此得出A=1时各级触发器的驱动方程和输出方程分别为：图6-18A把偏离状态1010、1011、1100、1101、1110、1111分别代入A=0和A=1两种情况下相应的状态转移方程，可知电路具备自启动特性。因此，综合以上两种情况，可以得到最终各级触发器的驱动方程和电路的输出方程分别为：12.解：根据给定序列信号的循环长度M＝8，利用置入控制端的置位法，采用CT74161芯片实现模8计数，将序列信号“00101101”序列信号发生器的逻辑电路如图6-19所示。图6-19第七章半导体存储器7.1本章知识点串讲【知识点1】存储器的分类。【知识点2】存储容量：简单地说，存储器容量指存储器所能存放信息的多少；深入理解，存储器中的一个基本存储单元能存储1个bit的信息，所以存储容量就是该存储器基本存储单元的总数。例：1K×8位=×8=8192（bit）存取时间：分为读周期、写周期、页写周期等，同半导体存储器的类型有关；每一种又有十几种参数。连续两次读取（或写入）操作所间隔的最短时间称为读（或写）周期。读（或写）周期短，则存取时间短，存储器的工作速度就高。【知识点3】RAM集成片HM6264简介HM6264存储容量8K×8位，因为存储数字达8K=，所以有13条地址线~，而每个字有8位，因此有8条数据输入／输出线I／~I。总结：地址线表示存储字的个数，数据线表示字的位数。后续讲到的自扩展和位扩展就分别扩展地址线和数据线。【知识点3】HM6264容量的扩展：位扩展、字扩展1、位扩展【例题1】将HM6264扩展成8K×16位的存储器。分析：因为HM6264为8K×8位，故字数够用，但是8K×16位的存储器每个字的位数是16位，所以需用两片HM6264，将其地址线及控制线并联。2、字扩展【例题2】将HM6264扩展为32K×8位的存储器分析：HM6264为8K×8位，故数据线也就是位数够用，但是8K×16位存储字的个数是8K，而32K=4×8K，所以需用4片HM6264；因32K=，故需要15条地址线。具体连线如下：【知识点4】用PROM实现组合逻辑函数PROM左边是地址译码器=与阵列（固定），右边是可编程或阵列。【例题3】用PROM实现一位全加器，画出阵列图解析：选用输入地址为3位和输出数据为2位的8×3位PROM实现。将输入地址、、依次定义为1位全加器的输入变量：本位加数A、B，低位到本位的进位CI；将输出线、依次定义为1位全加器的输出变量：本位到高位的进位CO、本位和S。列出1位全加器的真值表，如表7.1所示。根据表7-1，画出1位全加器的阵列图如图7.1所示。图7.17.2本章典型题库7.21.具有十位地址码可同时取8位数据的RAM，其容量是多少？2.试用6264（8K×8位）RAM扩展为32K×8位RAM（允许加少量电路），画出结构示意图。3.某RAM有10根字线，4根位线，其容量为多少？7.21.解：容量=字对应地址码，故容量为。2.解：进行字扩展，其示意图如图7-1所示。3.解：。第八章可编程逻辑器件8.1本章知识点串讲【知识点1】“●”符号表示此编程单元固定连接（不可编程），“×”符号表示此编程单元编程连接（可编程）。可编程与阵列可编程或阵列【知识点2】PAL器件：采用可编程与阵列、固定或阵列和输出电路结构。PLA器件：与阵列可编程，