华东理工大学EDAFPGA嵌入式应用理论知识复习题

第151页第3部分理论知识复习题基本概念数字电路基础判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）：数字信号是由连续变化的模拟信号采样得到的。 （）要构成5进制计数器，至少需要3个触发器，其无效状态有3个。 （）十进制数（25）D转换为二进制数为（11001）B。 （）逻辑变量只有两个值，即0与1，两者并不表示数量的大小。 （）某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为4个。 （）逻辑代数运算与普通代数运算的运算规则相同。 （）无关项就是指取值一定为零的最小项。 （）组合逻辑电路通常由门电路组合而成。 （）组合电路的结构特点是输入信号单向传输的，电路中不含反馈回路。 （）奇校验位的值是其余各数据位的异或运算。 （）由于门电路平均延迟时间的差异，使信号从输入经不同的通路传输到输出级的时间不同，这样可能导致逻辑电路的错误输出，这种现象称为竞争冒险。 （）锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，而触发器对脉冲边沿敏感，其状态只有在时钟脉冲的上升沿或下降沿的瞬间改变。 （）时序逻辑电路中必须含有存储电路，因此必然含有触发器。 （）同步时序电路具有统一的时钟CP控制。 （）异步时序逻辑电路没有统一的时钟脉冲，电路状态的改变必须考虑外部输入信号及对应存储器的时钟端或控制端有无信号作用。 （）异步时序电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。 （）实现一个8进制计数器最少需要3个D触发器。 （）为了获得高精度的D/A转换器，不仅应选择位数较多的高分辨率的D/A转换器，而且还需要选用高稳定度的VREF与低零漂的运算放大器等器件与之配合才能达到要求 （）模数转换过程，其中采样这一步骤必须遵循采样定律，也就是输入模拟信号的最高频率大于等于采样信号频率的两倍。 （）Moore型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。 （）摩尔状态机是有限状态机，而米勒状态机不是有限状态机。 （）在状态机的编码方式中，最常用的是顺序编码与One-hot编码方式。 （）IP是指一种事先定义，经验证可以重复使用的，能完成某些功能的组块。（）用户自己编写的IP核不属于IP核的提供形式。 （）IP核的重用是设计人员赢得迅速上市时间的主要策略。 （）IP应具有多种工艺下的可用性，提供各种库的综合脚本，可以移植到新的技术。（）规划与制定设计规范不属于IP设计的主要流程之一。 （）IP的验证必须是完备的，具有可重用性的。 （）可再用IP是着眼于按各种再使用标准定义的格式与快速集成的要求而建立的，便于移植，更重要的是有效集成。 （）国内IP市场相对落后的原因是IP使用公司的规模太小因而很难承受高昂的IP使用费用。 （）EDA技术的发展主要经过了CAD、CAE、ESDA这3个发展阶段。 （）电子系统级（ESL）设计主要分3步走，首先是功能设计，其次是基于应用的结构设计，最后是基于平台的结构设计。 （）动态验证是通过观察电路模型在外部的激励信号作用下的实时响应来判断该电路系统是否实现了预期功能。 （）静态时序分析工具通过路径计算延迟的总与，并比较相对于预定义时钟的延迟，它仅关注时序间的相对关系而不是评估逻辑功能。 （）从硬件的行为描述转换到硬件电路，这种自动产生硬件电路的过程称为综合。（）内建自测试的基本思想是电路自己生成测试向量，而不是要求外部施加测试向量，它依靠自身来决定所得到的测试结果是否正确。 （）DesignCompiler属于布局布线工具。 （）物理验证是IC设计的最后一个环节，是电路设计与工艺设计的接口。 （）一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑与函数复用器组成。 （）FPGA内的LUT本质上就是一个寄存器。 （）在Spartan3EFPGA中，硬件乘法器最大可以支持18(bits)x18(bits)的无符号数乘法运算。 （）IOB的全称是输入输出块。 （）LVDS是单端I/O标准。 （）使用数控阻抗DCI可以提高信号的完整性，主要是通过消除残端反射。 （）在FPGA领域，DSM的全称是分布式存储器。 （）Xilinx公司的块RAM资源的结构基本容量是18Kb. （）全局时钟驱动整个FPGA的单元模块，但是相对LC，M9K，全局时钟资源很少，所以需要合理的分配。 （）数字时钟管理模块不含有延迟锁相环。 （）单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）：下列信号中，（）是数字信号。交流电压开关状态直流电流无线电载波数字电路比模拟电路抗干扰能力（）。差强相同无法比较对83个信号编码，至少需要（）位二进制数。6789一位4位的二进制加计数器，由0000状态开始经过25个时钟周期后，此计数器状态为（）1100100010011010将十进制数25转换为二进制数为（）。(11001)B(10101)B(11101)B(01101)B欲对全班43个同学以二进制代码编码表示，最少需要二进制码的位数是（）56843数字电路有（）种电平状态。1234高电平用1表示，低电平用0表示，称为（）逻辑。负正反无若两个逻辑函数相等，则它们必然具有唯一的（）。真值表逻辑表达式电路图逻辑图形符号某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为（）个。4567逻辑代数运算中，A+A=()2AAA21下列不属于逻辑代数的基本规则的是（）。代入规则反演规则对偶规则吸收规则AB+A在四变量卡诺图中有（）个小格是“1”131265一逻辑函数的最小项之与的标准形式，它的特点是()项数最少每个乘积项的变量数最少每个乘积项中，每种变量或其反变量只出现一次每个乘积项的数值最小，故名最小项组合逻辑电路通常由（）组合而成。门电路触发器计数器寄存器编码器属于（）逻辑电路。时序组合触发器寄存器组合逻辑电路的正确设计步骤（）（1）分析设计要求（2）进行逻辑与必要变换；得出最简逻辑表达式（3）画逻辑图(1)(2)(3)(2)(3)(1)(3)(2)(1)(1)(3)(2)在四变量卡诺图中，逻辑上不相邻的一组最小项为()。m1与m3m4与m6m5与m13m9与m7半加器的进位是两个输入操作数的（）逻辑运算结果。与或与非异或半加器的结果位是两个输入操作数的（）逻辑运算。与或与非异或下列不属于消除竞争冒险的方法的是（）。增加反向驱动电路发现并消去互补变量增加乘积项输出端并联滤波电容器组合逻辑电路的竞争冒险是由于（）引起的。电路不是最简电路有多个输出电路中存在延迟电路中使用不同的门电路下列触发器中，不能在cp上升沿/下降沿翻转从而克服了空翻现象的是（）。边沿D触发器基本RS触发器JK触发器T触发器存储8位二进制信息要（）个触发器24810下列电路中，不属于时序逻辑电路的是（）计数器加法器寄存器M序列信号发生器构成计数器的基本电路是（）与门或门非门触发器若从0分别计数到64与10000，分别需要（）个触发器。7,148,148,137,13同步时序逻辑电路分析的正确步骤是（）（1）列出电路次态真值表（2）根据状态图，用文字描述电路的逻辑功能（3）根据次态真值表与输出表达式，作出给定电路的状态表与状态图（4）根据给定的同步时序电路，写出输出函数与激励函数表达式（1）（2）（3）（4）（4）（1）（3）（2）（4）（3）（2）（1）（2）（3）（1）（4）分析时序逻辑电路的一般步骤为（）（1）用文字描述所给时序逻辑电路的逻辑功能（2）根据给定的时序电路图写出各逻辑方程式（3）将驱动方程代入相应触发器的特性方程，求得各触发器的各次态方程，也就是时序逻辑电路的状态方程。（4）根据状态方程与输出方程，列出时序电路的状态表，画出状态图与时序图。(1)(2)(3)(4)(2)(3)(4)(1)(2)(1)(3)(4)(2)(3)(1)(4)以下属于异步时序逻辑电路的是（）FIFO加法器译码器比较器简单异步时序电路的分析过程不包括下面哪项（）写出各触发器的时钟方程、驱动方程与电路的输出方程列状态真值表，状态真值表的输入外部输入与状态输入，输出包括状态输出与外部输出从状态真值表中判断电路是否能够自启动将状态真值表转换成状态转移图关于异步时序电路的分析，下面哪项描述是正确的（）由状态转移图可以得到时序电路的逻辑功能在列状态真值表，列出状态真值表的输入组合必须保证完整，例如若有N个外部输入与M个状态变量，则输入组合是M×N个从状态真值表就能够判断电路是否可以自启动如果该异步时序电路中包含有无效状态，则该电路无法实现自启动JK触发器的特性方程为（）Qn=JK+J`K`Qn=JKQQn=JQ+K`Q`Qn=JQ`+K`Q设计一个10进制的计数器，至少需要用到()个D触发器3456某数/摸转换器的输入为8位二进制数字信号（D7~D0），输出为0~25.5V的模拟电压。若数字信号的最低位是“1”其余各位是“0”，则输出的模拟电压为（）。2.55V0.1V0V0.5V已知D/A转换电路中，当输入数字量为10000000时，输出电压为6.4V，则当输入为01010000时，输出电压为（）。6V5V4V3V实现A/D转换主要有四个步骤，其中（）不是A/D转换的步骤。采样插值量化编码下列几种A/D转换器中，转换速度最快的是（）并行A/D转换器计数型A/D转换器逐次逼近型A/D转换器双积分A/D转换器摩尔（moore）状态机是一种（）的状态机。输出信号仅与状态有关输出信号与状态与输入信号有关输出信号仅与输入有关输出信号与状态无关码值是单个位变化的是（）二进制编码方式的状态机格雷码编码方式的状态机余三码编码方式的状态机以上都是米勒（mealy）状态机是一种（）的状态机。输出信号仅与状态有关输出信号与状态与输入信号有关输出信号仅与输入有关输出信号与状态无关码值是连续编码的是（）二进制编码方式的状态机格雷码编码方式的状态机余三码编码方式的状态机以上都是在一个由4个状态组成的状态机对应的状态编码分别为：State1=4'b0001，State2=4'b0010,State3=4'b0100,State4=4'b1000。则该编码方式为()。BCDGrayOne-HotBinary在一个由4个状态组成的状态机对应的状态编码分别为：State1=2'b00，State2=2'b01,State3=2'b11,State4=2'b10。则该编码方式为()。BCDGrayOne-HotBinaryXilinxIP核的配置文件的后缀（）bithexxcoVHOIP核在EDA技术与开发中具有十分重要的地位，IP是指（）。知识产权；互联网协议；网络地址；都不是；IP核在EDA技术与开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（）。软IP固IP硬IP都不是IP核在EDA技术与开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为（）。提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；提供设计的最总产品掩膜；以网表文件的形式提交用户，完成了综合的功能块；都不是。可配置IP是参数化后的，可重定目标IP，其优点是可以对功能加以裁剪，以符合特定的应用，以下不是可配置的参数的是（）总线宽度存储器容量使能功能块功耗下列关于IP重用的说法错误的是()IP核的重用是设计人员赢得迅速上市时间的主要策略。调用IP核能避免重复劳动，大大减轻工程师的负担。IP核包括硬IP与软IP。IP核最大的优点是确保性能，但难以转移到新的结构中，是不可重配置。IP核设计目前不可实现的目标是（）通用性好正确性有100%的保证可移植性好即插即用IP核设计的理想目标是（）通用性好可移植性好即插即用正确性有100%的保证下列关于IP的设计流程正确的是（）规划与制定设计规范->定义关键特性->模块设计与集成->IP产品化->产品发布定义关键特性->规划与制定设计规范->模块设计与集成->IP产品化->产品发布规划与制定设计规范->定义关键特性->模块设计与集成->产品发布->IP产品化定义关键特性->规划与制定设计规范->模块设计与集成->产品发布->IP产品化在项目规划与制定设计规划阶段，将开发整个项目周期中需要的关键文档，以下选项不包含其中的是（）功能设计规范验证规范对外系统接口的详细定义开发计划IP验证策略需要涵盖的测试类型有（）兼容性验证边界验证随机验证以上都是以下关于验证平台的特征说法错误的是（）验证平台的设计不会随着测试模块的不同而不同。以事务处理的方式产生测试激励，检查测试响应。验证平台应该尽可能地使用可重用仿真模块，而不是从头开始编写。所有的响应检查应该是自动的，而不是设计人员通过观看仿真波形的方式来判断结果是否正确。下列关于可再用IP的说法正确的是（）可再用IP是在充分高的抽象级上设计的，因而可以方便地在各种工艺与结构上转移。可再用IP是参数化后的可重定目标IP，其优点是可以对功能加以裁剪以符合特定的应用。可再用IP是着眼于按各种再使用标准定义的格式与快速集成的要求而建立的，便于移植，更重要的是有效集成。以上说法均不正确。根据IP的使用划分，IP建立者可以设计（）种形式的IP。2345国内IP市场相对落后有很多原因，以下选项不是原因之一的是（）IP使用公司的规模太小因而很难承受高昂的IP使用费用；IP设计公司设计实力太弱以至于还没有自己的IP；相关法律还不太成熟；IP未能得到充分的重视。以下不属于IP供应商的是（）ARMRambusCeva华为一般把EDA技术发展分为3个阶段，以下选项不是EDA技术的发展阶段的是（）CADGALCAEESDA下列不属于EDA技术共同特点的是()。使用EDA软件设计电子系统，提高了设计的效率，缩短了设计周期。使用EDA软件设计的电子系统，采用了模块化与层次化的设计方法。使用EDA软件设计电子系统，不再需要分工设计，团体协作。大多数EDA软件都具有仿真与模拟功能。英文缩写ESL在EDA领域的具体含义是（）ElectronicSystemLevelElectronicSportsLeagueExpectedSignificanceLevelEnglishasaSecondLanguage目前的ESL工具通常采用工业建模语言进行建模，以下不是常用的工业建模语言的是（）VBC/C++SYSTEMCSYSTEMverilog比较动态验证与静态验证，以下选项不是动态验证的不足的是（）动态验证很难选择激励达到覆盖电路所有功能的目的；动态仿真很耗费时间；动态验证只限于数字逻辑电路；以上都是。以下不属于动态验证工具的是（）NanoSimSPICEPrimetimeModelSim以下不是静态验证需要输入的信息的是（）激励信息电路模型相关参数命令以下属于静态验证工具的是（）NanoSimSPICEPrimetimeModelSim以下属于逻辑综合工具的是（）NanoSimDesignCompilerPrimetimeModelSim一个好的综合工具的典型优化策略有（）器件复用时序重排状态机重新编译以上都是内建自测（BIST）的基本结构包含电路有（）选择器，向量生成器响应分析器，选择器被测电路，BIST控制器以上都是常用的可测性设计有（）内部扫描测试设计自动测试矢量生成边界扫描测试以上都是在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（）。仿真器综合器布局布线器下载器以下属于布局布线工具的是（）AstroDesignCompilerPrimetimeModelSim下列不属于物理验证的分类类别的是（）DRC(设计规则检查)ERC(电器规则检查)LVS(版图电路图同一性比较)CTS(时钟树综合)以下不属于参数提取类别的是（）1-D提取2-D提取3-D提取4-D提取Xilinx公司定义的FPGA的最基本逻辑单位（）。LUTsliceCLBRAM下面哪个选项不属于Slice的内部结构（）多路复用器触发器LUTDCMFPGA的可编程是主要基于（）结构。查找表（LUT）；与阵列可编程；或阵列可编程；与或阵列可编程；FPGA内的LUT本质上就是一个（）。触发器寄存器RAM以上都不是在设计中要例化一个硬件乘法器以下方法不能实现的是CoreGenLanguageTemplateArchitetureWizard原理图方式当使用CoreGen生成一个乘法器的时候，下面哪个选项属于不可配置的()乘法器类型输出端的符号与位宽同步复位与时钟使能端的优先级乘法器的结构组成下列有关IOB的说法错误的是（）IOB中分开了输入、输出端的时钟及时钟使能信号。IOB中共享了置位与复位信号。IOB中输入口采用了两个DDR寄存器。IOB中输出口采用了两个DDR寄存器。Xilinx的输入输出块称为（）IOBLABsliceLUT下面不是单端I/O标准的是（）。LVTTLLVMOSLVDSGTL下面不是信号标准的是（）GTLPLDTBLVDSULVDS使用数控阻抗DCI的好处是（）。可以提高信号的完整性，通过消除残端反射。减少板子布线的复杂度减少为消除残端反射的外部电阻的数量。以上全部是。下列有关数控阻抗DCI的说法错误的是（）。DCI常放置在传输线路的尾端。DCI可消除温度，电压对线路的影响。DCI将影响信号的完整性，主要是因为产生了残端反射。电路采用DCI可以减少板子布线的复杂度。在xilinx中RAM的实现方法有（）。内嵌块RAM分布式存储器16位移位寄存器以上都是1LUT等于（）。8RAMbits16RAMbits32RAMbits64RAMbitsXilinx的FPGA芯片内部的块RAM可以配置为（）单端口RAM双端口RAMFIFO以上都是Xilinx公司的块RAM资源的结构基本容量（）18Kb24KB36KB64Kb最新的VirtexII器件最多可以提供个全局时钟输入端口与个数字时钟管理模块。（）15，816,716,815,7Virtex-II最多有（）个专用全局时钟复用器。481632在xilinx的FPGA内嵌的DCM模块用来（）。时钟管理逻辑设计信号处理网络处理DCM的主要优点有()实现零时钟偏移消除时钟分配延迟实现时钟闭环控制以上均正确VerilogHDL判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）：硬件描述语言HDL的发展至今仅仅10多年历史，但成功地应用于设计的各个阶段：建模、仿真、验证与综合等。 （）VerilogHDL与VHDL都是用于逻辑设计的硬件描述语言，但只有VHDL语言成为IEEE标准。 （）Verilog的模块由两部分组成，一部分描述接口，另一部分描述逻辑功能。（）Verilog模块的端口定义时不可同时进行I/O说明。 （）Verilog模块的内容包括I/O说明、内部信号声明与功能定义。 （）在引用Verilog模块时，必须严格按照模块定义的端口顺序来连接，并且标明原模块定义时规定的端口名。 （）VerilogHDL中的标识符可以是任意组字母、数字、$符号与_(下划线）符号的组合，但标识符的第一个字符必须是字母或者下划线。 （）在VerilogHDL语言中有两种形式的注释，“/**/”是指注释在本行结束，“//”可以扩展至多行注释。 （）VerilogHDL中逻辑数值区分大小写，“0x1z”与“0X1Z”不同。 （）在VerilogHDL语言中有三类常量：整型、实数型、字符串型，下划线符号“_”可以随意用在整数或实数中，没有限制。 （）在VerilogHDL语言中参数型常数经常用于定义延迟时间与变量宽度，在模块或实例引用时，可通过参数传递改变在被引用模块或实例中已定义的参数。（）在VerilogHDL语言中有两大类数据类型：线网类型、寄存器类型。 （）在VerilogHDL语言中wire型数据常用来表示以assign关键字指定的组合逻辑信号，Verilog程序模块中输入、输出信号类型默认时自动定义为wire型。 （）在VerilogHDL语言中reg型数据常用来表示“always”模块内的指定信号，常代表触发器，在“always”块内，被赋值的信号也可以是wire型数据。 （）在VerilogHDL语言中非阻塞赋值符“<=”与小于等于符“<=”意义完全不同，小于等于符是关系运算符，用于比较大小，而非阻塞赋值符用于赋值操作。（）在进行算术运算操作时，如果某一个操作数有不确定的值x，则整个结果为0。（）在VerilogHDL语言中“&&”与“|”都属于逻辑运算符。 （）VerilogHDL语言中的所有关系运算符有着相同的优先级别，关系运算符的优先级别低于算术运算符的优先级别。 （）在VerilogHDL语言中条件运算符“?:”属于二目运算符。 （）在VerilogHDL语言的位运算符中除了“~”是单目运算符以外，均为二目运算符，即要求运算符两侧各有一个操作数。 （）在VerilogHDL位拼接表达式中不允许存在没有指明位数的信号，这是因为在计算拼接信号的位宽的大小时必须知道其中每个信号的位宽。 （）在VerilogHDL中有两种移位运算符：“<<”与“>>”，表达式“a>>n”表示将操作数n右移a位。 （）VerilogHDL的缩减运算符运算结果为一位二进制数，与操作数位数无关。（）在电平敏感事件控制中，过程语句一直延迟到条件变为真后才执行，形式为：wait（condition）procedural_statement。 （）信号跳变沿事件控制中，过程语句的执行，需等到指定事件发生，否则不能继续执行。 （）在VerilogHDL的条件语句中if与else后面可以包含一个内嵌的操作语句，也可以利用begin与end关键词包含多个操作语句。 （）在VerilogHDL语言中执行完case分项后的语句，则继续执行下面语句，直到endcase语句。 （）在VerilogHDL的case语句中必须存在default项。 （）在VerilogHDL中repeat语句可以连续执行一条语句n次，格式为：repeat（表达式）语句;，表达式通常为常量表达式。 （）VerilogHDL语言的while循环语句包含的语句至少被执行一次。 （）在VerilogHDL中for语句的一般形式为：for（表达式1，表达式2，表达式3）语句。 （）VerilogHDL语言中for循环语句实际上相当于采用while循环语句，但语句更简练。任务可以启动其它的任务与函数，而函数则不能启动任务。 （）函数可以没有输入变量，只能与主模块共用同一个仿真时间单位。 （）任务与函数往往是在大的程序模块中且在不同地点多次用到的相同的程序段。（）监控任务$monitor连续监控指定的参数，只要参数表中的参数值发生变化，整个参数表就在时间步结束时显示。 （）系统函数$time可以返回一个32位的整数来表示当前的仿真时刻值，该时刻值是以模块的仿真时间尺度为基准的。 （）系统任务$finish的作用是结束仿真过程，$finish可以带参数也可以省略，默认的参数值为0。 （）系统任务$stop任务的作用是把EDK工具置成暂停模式，这个任务不可以带参数表达式。 （）在VerilogHDL程序中有两个系统任务$readmemb与$readmemh用来从文件中读取数据到存储器中。 （）在VerilogHDL程序中系统任务$random可用来产生随机数，函数被调用时返回一个32位的无符号整数。 （）`define命令只能出现在模块定义外面，宏名的有效范围为定义命令之后到源文件结束。 （）条件编译是指当满足一定条件时对一组语句进行编译，而当条件不满足时则编译另一部分。 （）在VerilogHDL语句中，`include命令可以出现在源程序的任何地方，一个`include命令可以指定多个被包含的文件。 （）在VerilogHDL语句中，`timescale命令的格式为：`timescale<时间精度>/<时间单位>。 （）十六位的二进制超前进位加法电路可以用两个四位二进制超前进位加法电路再加上超前进位形成逻辑来构成。 （）八位的二进制超前进位乘法电路可用两个四位二进制超前进位乘法电路再加上超前进位形成逻辑来构成。 （）用逻辑图或门级结构的Verilog模块来表示比较器比利用VerilogHDL语言来设计更容易。 （）多路选择器简称多路器，它是一个单输入，多输出的组合逻辑电路，在数字系统中有着广泛的应用。 （）在硬线逻辑构成的运算电路中只要电路的规模允许，我们可以比较自由地来确定总线位宽，因此可以大大提高数据流通的速度。 （）流水线设计实际上是把规模较大，层次较多的组合逻辑电路分为几个级，在每一级插入寄存器组并暂存中间数据。 （）状态机的编码方式有多种，典型的编码方式有状态位直接输出型编码、顺序编码与一位热码编码。 （）一段式状态机描述方法就是将状态的同步转移，状态输出与状态的输入条件都写在一个always模块中。 （）两段式状态机描述方法采用两个模块，采用同步时序描述状态转移，采用组合逻辑判断状态转移条件。 （）在三段式FSM描述方法中判断状态转移的always模块的case语句判断的是下一状态“ns”，同步时序FSM输出的always模块的case语句判断的条件是当前状态“cs”。Johnson计数器的特点是每次状态变化时仅有一个触发器改变状态,译码电路简单,译码时存在竞争冒险现象。 （）格雷码计数器(Graycounter)是为了在异步时钟域之间传递计数结果而用到的计数器，因为格雷码计数器计数时相邻的数之间只有一个bit发生了变化。 （）通用移位寄存器是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。 （）桶型移位寄存器的移位是通过对数据字的指定位左移或右移实现的。 （）基于仿真的验证的目的是来检验RTL模型与门级网表之间在功能上仿真是否相一致，RTL模型与逻辑门级模型不可同时进行仿真。 （）形式化验证也需要测试平台与测试矢量。 （）在进行仿真时，功能正确性可以不考虑。 （）VerilogHDL语句“always#5clk=~clk;”产生的时钟周期为5个时间单位。（）定时验证利用器件的模型与电路互连关系来分析电路的时序，判断在实际设计中是否能达到硬件定时约束条件与输入输出定时特性的要求。 （）若一款FPGA其可运行的最大时钟频率为50MHZ，则以0.2ns为周期的时钟源可用。如果在时钟边沿前后输入端的数据不能在足够的时间内保持稳定，则边沿触发的触发器就不能正常工作。 （）为了使触发器能正确工作，触发器输入端的数据必须在时钟有效沿之后足够长的时间内保持稳定。 （）时钟输出延时是指从时钟定义点到不同的触发器时钟引脚的延时差。 （）引脚到引脚延时是指输入引脚处的信号经过时序逻辑进行传输，出现在外部引脚上时所需的时间。 （）在定时验证中，完成定时验证内置的系统任务都有检查VerilogHDL语法错误的功能。 （）单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）：目前应用最广泛的硬件描述语言是（）。VHDLVerilogHDL汇编语言C语言HDL语言的英文全称是（）。HardDesignLanguageHardDescriptionLanguageHardwareDescriptionLanguageHardwareDesignLanguageVerilogHDL与VHDL相比，其最大优点是（）。容易掌握资源丰富易于理解与设计重用便于文档管理对于特大型（千万门级以上）的系统级数字电路设计，下列设计语言更为合适的是（）。VerilogHDLVHDL汇编语言C语言下列关于VerilogHDL语言模块的结构说法错误的是（）。VerilogHDL的基本设计单元是模块一个模块由两部分组成，一部分描述接口，另一部分描述逻辑功能每个VerilogHDL程序包括3个主要部分：端口定义，I/O声明与功能定义VerilogHDL结构位于module与endmodule声明语句之间下列有关于VerilogHDL模块的说法错误的是（）。模块的内容可以存在于module与endmodule两个语句之外模块可以分为两种类型：一种是为了让模块最终能生成电路的结构，两一种只是为了测试设计电路的逻辑功能是否正确每个模块要进行端口定义，并说明它是输出口还是输入口，然后对模块的功能进行描述VerilogHDL程序的书写格式自由，一行可以写几个语句，一个语句也可以分写多行一模块的I/O端口说明：“input[7:0]a;”，则关于该端口说法正确的是（）。输入端口，位宽为8输出端口，位宽为8输入端口，位宽为7输出端口，位宽为7下列关于VerilogHDL语言模块的端口定义说法错误的是（）。模块的端口表示的是模块的输入还是输出口名在端口的声明语句中可以进行I/O说明模块端口声明了模块的输入输出口，格式为：module模块名（port1;port2;port3……）;模块的端口是它与其它模块联系端口的标识下列关于VerilogHDL语言模块的内容说法错误的是（）。模块的内容包括：I/O说明，内部信号声明与功能定义I/O说明也可以写在端口声明语句里内部信号声明是在模块内用到的与端口有关的wire类型变量的声明模块内最重要的部分是逻辑功能定义部分，有3种方法可在模块内产生逻辑下列不属于在模块中产生逻辑的方法是（）。用“assign”声明语句用实例元件用“always”块用“initial”块下列模块的例化正确的是（）。Mydesigndesign(sin(sin),sout(sout));Mydesigndesign(.sin(sin),.sout(sout));Mydesigndesign(.sin(sin),.sout(sout););Mydesigndesign(.sin(sin);.sout(sout));下列关于VerilogHDL语言中模块的例化说法错误的是（）。在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出在引用模块时，必须严格按照模块定义的端口顺序来连接在引用模块时可以用“.”符号，表明原模块是定义时规定的端口名，用端口名与被引用模块的端口相对应，提高程序的可读性与可移植性在语句“Mydesigndesign(.port1(port1),.port2(port2));”中，被引用的模块为Mydesign模块不属于VerilogHDL中合法标识符的是（）。1_count_countcountcount_1下列VerilogHDL的标识符无语法错误的是（）。1_R1_R2COUNT5five$$54RS下列符号中属于VerilogHDL语言中可以扩展至多行的注释符是（）。下列VerlagHDL程序块中，对功能实现不起作用的语句是（）。begin:reg[7:0]tem;/*count=0;tem=rega;*/while(tem)beginif(tem[0])count=count+1;tem=tem>>1;endendreg[7:0]tem;count=0;tem=rega;count=0;tem=rega;下列关于VerilogHDL语言中逻辑数值的说法错误的是（）。VerilogHDL语言中有下列四种基本的值：0、1、X、Z。在门的输入或一个表达式中的为“Z”的值通常解释成“X”，且x值与z值区分大小写。VerilogHDL中的四种基本值的解释都内置于语言中，如一个为z的值总是意味着高阻抗，一个为0的值通常是指逻辑0。VerilogHDL中的常量是由四种基本值组成的。下列关于VerilogHDL语言中逻辑数值“x”与“z”的说法错误的是（）。在数字电路中，x代表不定值，z代表高阻值。x可以用来定义十六进制数的4位二进制数的状态，八进制数的3位，二进制数的1位。z的表示方式同x类似，z还有一种表达方式是可以写作“？”。“4'b101z”表示位宽为4的二进制数，从低位数起第4位为高阻值。下列关于VerilogHDL语言中常量说法错误的是（）。当常量不说明位数时，默认值是16位，每个字母用8位的ASCII值表示。VerilogHDL中有三种类型的常量：整型、实数型、字符串型。下划线符号“_”可以用在整数或实数中，它们就数量本身没有意义，但下划线符号不能用作首字符。字符串是双引号内的字符序列，字符串不能分成多行书写。下列VerilogHDL常量说法正确的是（）。4'D24位十进制数4'D-44位十进制数(2+3)'b10五位二进制数32十六进制数下列关于VerilogHDL语言中参数型说法错误的是（）。在VerilogHDL中用parameter来定义常量，即用parameter来定义一个标识符代表一个常量，称为符号常量。采用一个标识符代表一个常量可以提高程序的可读性与可维护性。parameter是参数型数据的确认符，确认符后跟着一个用逗号分隔开的赋值语句表，在每一赋值语句的左边必须是一个常数表达式。parameter型数据是一种常数型的数据，其说明格式为：parameter参数名1=表达式,参数名2=表达式,......,参数名n=表达式。下列VerilogHDL语言中参数型数据定义错误的是（）。parametermsb=7;//定义参数msb为常量7parametere=25,f=29;//定义两个常数参数parameterbyte_size=8,byte_size-1=byte_msb;//用常数表达式赋值parameteraverage_delay=(r+f)/2;//用常数表达式赋值下列关于VerilogHDL语言中数据类型综述，说法错误的是（）。VerilogHDL有两大类数据类型：线网类型、寄存器类型。线网数据类型表示结构实体之间的物理连接，线网类型的变量不能存储值。寄存器数据类型的关键字是reg，通过赋值语句可以改变寄存器存储的值，其作用与改变触发器存储的值相当。如果没有驱动元件连接到线网，线网的缺省值为X。下列关于VerilogHDL语言中数据类型说法错误的是（）。线网类型数据表示Verilog结构化元件间的物理连线，它的值由驱动元件的值决定。寄存器数据类型表示一个抽象的数据存储单元，它只能在always语句中被赋值。线网类型数据包含不同种类的线网子类型，如：wire型、tri型等。VerilogHDL中存在5种不同的寄存器类型：reg型、integer型、time型、real型与realtime型下列关于VerilogHDL语言中线网类型数据说法错误的是（）。线网类型数据表示Verilog结构化元件间的物理连线，它的值由驱动元件的值决定，如果没有驱动元件连接到线网，线网缺省值为z。简单的线网类型说明语法为：net_kind[msb:lsb]net1,net2,...,netn;其中net_kind是线网类型名，msb与lsb是用于定义线网范围的常量表达式。当一个线网有多个驱动器时，即对一个线网有多个赋值时，不同的线网产生的行为相同。wire型数据常用来表示以assign关键字指定的组合逻辑信号，Verilog程序模块中输入、输出信号类型默认时自动定义为wire型。下列关于VerilogHDL语言中线网类型数据说法错误的是（）。在进行线网类型数据说明时，如果没有定义线网的范围，缺省的线网类型为1位。在VerilogHDL中，有可能不必声明某种线网类型，在这种情况下，缺省线网类型为8位线网。用于连接单元的连线是最常见的线网类型，连线与三态线网语法与语义一致，三态线可以用于描述多个驱动源驱动同一根线的线网类型。线网数据类型包含不同种类的线网子类型，如：wire、tri、wor、trior等。下列关于VerilogHDL语言中寄存器类型数据说法错误的是（）。寄存器类型数据表示一个抽象的数据存储单元，它只能在always语句中被赋值，寄存器类型的变量具有X的缺省值。寄存器类型数据有5种不同的寄存器类型：reg型、integer型、time型、real型与realtime型。寄存器可以取任意长度，寄存器中的值通常被解释为无符号数。寄存器数据类型reg是最常见的数据类型，使用保留字reg加以说明。下列VerilogHDL语言中寄存器类型数据定义与注释矛盾的是（）。reg[3:0]sat//sat为4位寄存器regcnt//cnt为1位寄存器reg[0:3]mymem[0:63]//mymem为64个4位寄存器的数组reg[1:5]dig//dig为4位寄存器下列关于非阻塞赋值运算方式（如b<=a;）说法错误的是（）。块结束后才完成赋值操作b的值立刻改变在编写可综合模块时是一种比较常用的赋值方式非阻塞赋值符“<=”与小于等于符“<=”意义完全不同，前者用于赋值操作，后者是关系运算符，用于比较大小。下列关于阻塞赋值运算方式（如b=a;）说法错误的是（）。赋值语句执行完后，块才结束b的值在赋值语句执行完后立刻就改变的在沿触发的always块中使用时，综合后可能会产生意想不到的结果在“always”模块中的reg型信号都采用此赋值方式下列不属于VerilogHDL算术运算符的是（）。下列关于VerilogHDL语言中基本的算术运算符说法错误的是（）。进行取模运算时，结果值的符号位采用模运算式中第二个数的符号位在除法运算中，结果要略去小数部分，保留整数部分在进行算术运算操作时，如果某一操作数中有不确定的值x，则整个结果也为不定值x在VerilogHDL语言中，算术运算符又称为二进制运算符下列关于VerilogHDL语言中逻辑运算符说法错误的是（）。VerilogHDL语言中逻辑运算符全为二目运算符逻辑运算符中“&&”与“||”的优先级低于关系运算符，“!”高于算术运算符VerilogHDL语言中逻辑运算符包括“&&”，“||”与“!”为提高程序的可读性，明确表达各运算符间的运算关系，可使用括号逻辑操作符&&的功能是（）。与或非异或在进行关系运算时，如果声明的关系是假的，则返回值是（）。1不定值0不返回下列关于VerilogHDL语言中关系运算符说法错误的是（）。VerilogHDL语言中关系运算符共有4种，即“<”，“>”，“<=”与“>=”进行关系运算时，返回值只能是1或0所有关系运算符优先级相同，均低于算术运算符的优先级语句“a<size-1”等同于语句“a<(size-1)在下列VerilogHDL运算符中，属于三目运算符的是（）。当a<0时，s的值是（）。assigns=(a>=2)?1:(a<0)?2:0;012其他下列关于VerilogHDL语言的位运算符说法错误的是（）。位运算符中除了“~”是单目运算符以外，均为二目运算符。位运算符中的二目运算符要求对两个操作数的相应位进行运算操作。不同长度的数据进行位运算时，系统会自动地将两者按左端对齐，位数少的操作数会在相应的高位用0填满，以使两个操作数按位进行操作。VerilogHDL提供了取反，按位与，按位或等5种位运算符。执行语句“rega='b1010;rega=~rega;”后，rega的值是（）。'b1010'b0101'b0000'b0001在VerilogHDL语言中的位拼接运算符是（）。下列关于VerilogHDL语言中拼接运算符说法错误的是（）。拼接运算符可以将两个或多个数的某些位拼接起来进行运算操作拼接运算符的使用方法为：{信号1的某几位，信号2的某几位，…信号n的某几位}拼接表达式“{a,b[3:0],w,3’b101}”等同于拼接表达式“{a,b[3],b[2],b[1],b[0],w,1’b1,1’b0,拼接表达式中可以存在没有指明位数的信号有如下的模块：moduleshift;reg[3:0]start,result;initial;begin;start=1;result=(start<<2);endendmodule程序运行完毕，result的值是（）。4'b01004'b00106'b0100004'b0000下列关于VerilogHDL语言中移位运算符说法错误的是（）。在VerilogHDL语言中有两种移位运算符：“<<”（左移位运算符）与“>>”（右移位运算符）移位运算符的使用方法是：“a>>n”或“a<<n”，a代表要移位的操作数，n代表要移几位两种移位运算符都用0来填补移出的空位如果不限定数值的位数，则表达式“4’b1001>>1”的值为“5程序段如下：wire[3:0]B;regC;assignB=4'b1010;C=&B;则C的值是（）。4'b10104'b00001'b11'b0一元运算符是（）。单目运算符双目运算符三目运算符无操作数下列关于信号电平事件的控制说法错误的是（）。在电平敏感事件控制中，过程语句一直延迟到条件变为真后才执行。电平敏感事件控制的形式为：wait（condition）procedural_statement。过称语句只有在条件为真时才执行，否则执行后续语句。过程语句是可选的。VerilogHDL程序段如下，说法错误的是（）。wait(sum>22)sum=0;wait(dataready)data=bus;wait(preset);在第一条语句中，只有当sum的值大于22时，才对sum清零。在第二条语句中，只有当dataready为真，即dataready值为1时，将bus赋给data。最后一条语句表示延迟至preset变为真（值为1）时，其后续语句方可继续执行。三条wait语句为顺序执行。下列关于信号跳变沿事件的控制说法错误的是（）。带有事件控制的过程语句的执行，需等到指定事件发生。跳变沿触发事件的控制方式可以为：@eventprocedural_statement，例如：“always@（posedgeclock）curr_state=next_state;”。如果指定的事件未发生，则跳过过程语句，执行后续语句。事件之间也能够相或以表明“如果有任何事件发生”，例如：@（posedgeclearornegedgereset）。VerilogHDL程序块如下，说法错误的是（）。begin@（negedgereset）count=0;@clazoo=foo;end在第二条语句中，赋值语句只在reset上的负沿执行。第三条语句中，当cla上有事件发生时，foo的值被赋给zoo。当cla的值发生变化时，foo的值被赋给zoo。第一次执行程序时，如果negedgereset事件未发生，则跳过“count=0”下列程序段无语法错误的是（）。if(a>b)out1=int1elseout1=int2if(a>b)out1=int1;elseout1=int2if(a>b)out1=int1;elseif(a==b);{out1=int2;}elseout1=int3;if(a>b)beginout1<=int1;out2<=int2;end下面语句中，信号a会被综合成（）。reg[5:0]a;always@(posedgeclk)if(ss>10)a<=20;elseif(ss>15)a<=30;寄存器锁存器连线资源其他程序段如下：reg[3:0]result;case(rega)16'd0:result=4'b1000;16'd1:result=4'b1001;16'd2:result=4'b1010;16'd3:result=4'b1011;default:result=4'b0000;endcase如果rega的值为16'b2，则运行程序段后result的值是（）。4'b10104'b10114'b00004'b1000下列有关VerilogHDL语言中case语句的说法，错误的是（）。case括弧内的表达式称为控制表达式，case分支项中的表达式称为分支表达式。当控制表达式的值与分支表达式的值相等时，就执行分支表达式后面的语句。如果所有的分支表达式的值都没有与控制表达式的值相匹配，就执行default后面的语句。case语句所有表达式的值的位宽不要求完全相等。下列程序段中无锁存器的是（）。always@(alord)beginif(al)q<=d;endalways@(alord)beginif(al)q<=d;if(!al)q<=!d;endalways@(alord)beginif(al)q<=d;elseq<=0;endalways@(sel[1:0]oraorb)case(sel[1:0])2'b00:q<=a;2'b11;q<=b;Endcase下列不属于VerilogHDL中所提供的3种形式的if语句的是（）。if(表达式）语句if(表达式1;表达式2;表达式3）语句1; else语句2;if(表达式1)语句1;elseif(表达式2)语句2;elseif(表达式3)语句3;elseif(表达式m)语句m;else语句n;if(表达式1）语句1;else语句2;下列关于VerilogHDL中repeat语句的说法错误的是（）。repeat语句可以连续执行一条语句n次。repeat语句的格式为：repeat（判断表达式）语句;，或repeat（判断表达式）begin多条语句end;。如果repeat后表达式的值不确定，即为x或z时，循环次数按零处理。repeat循环语句与重复事件控制不同。VerilogHDL程序段如下，执行后tem的值是（）。parametersize=8;reg[7:0]tem;repeat(size)begintem=tem+1;end0781程序段如下:begin:reg[7:0]tem;count=0;tem=rega;while(tem) begin if(tem[0])count=count+1;tem=tem>>1;endend如果rega的值为8'b10101011，则程序结束后，count的值是（）。4567下列关于VerilogHDL中while语句的说法错误的是（）。while循环语句的语法为：while（condition）procedural_statement。while循环语句循环执行过程赋值语句直到指定的条件为假。while循环语句中的过程语句至少会被执行一次。如果条件表达式为x或z，它同样按0（假）处理。在VerilogHDL语言中，循环语句for(___;___;___)中三个参数依次是（）。循环变量赋初值；循环变量增值；循环结束条件循环变量赋初值；循环结束条件；循环变量增值循环变量增值；循环变量赋初值；循环结束条件循环结束条件；循环变量赋初值；循环变量增值下列关于VerilogHDL中for语句的说法错误的是（）。for循环语句的形式为：for(initial_assignment;condition;step_assignment)procedural_statement。如上所列的for循环语句的语法，condition条件表达式指定循环结束的情况，只要条件为真，则跳出循环。如上所列的for循环语句的语法，step_assignment给出要修改的赋值，通常为增大或减小循环变量计数。循环语句按照指定的次数重复执行过程赋值语句若干次。下列有关VerilogHDL语言中循环语句的说法，错误的是（）。forever循环语句常用于产生周期性波形，与always语句相同，可以独立写在程序中。repeat语句可连续执行一条语句n次，格式为：repeat(表达式)语句;或repeat(表达式)begin多条语句end。while语句可以执行一条语句直到某个条件不满足，此语句也可能一次不被执行。for语句的一般形式为：for(表达式1;表达式2;表达式3）语句。下列VerilogHDL语言中for循环语句的执行步骤正确的是（）。a给控制循环次数的变量赋初值。b执行一条赋值语句来修正控制循环变量次数的变量的值，然后返回上一步。c判定控制循环的表达式的值，如为假则跳出循环语句，如为真则执行指定的语句后，转入下一步。abcacbcbacab下列有关任务（task）语句的说法，错误的是（）。任务可以支持多种目的，也可以计算多个结果值，这些结果值通过被调用的任务的输出或总线端口送出。如果传给任务的变量值与任务完成后接受结果的变量已定义，就可以用一条语句启动任务，任务完成后控制就传回启动过程。任务可以启动其他的任务，其他的任务又可以启动别的任务，可以启动的任务数没有限制。如果任务内部有定时控制，则启动的时间必须与控制返回的时间相同。下列有关任务（task）语句的说法，错误的是（）。任务定义的形式是：tasktask_id;[declarations]procedural_statementendtask。任务必须存在参数，值通过参数传入与传出任务。任务的输入与输出在任务开始处声明，这些输入与输出的顺序决定了它们在任务调用中的顺序。任务调用语句中参数列表必须与任务定义中的输入、输出与输入输出参数说明的顺序匹配。下列有关函数（FUNCTION）语句的说法，错误的是（）。函数只能返回一个值，内部可以包含时延与时序控制。函数不可调用其他任务，但可以调用其他函数。函数必须带有至少一个输入，在函数中允许没有输出或输入输出说明。函数定义中声明的所有局部寄存器都是静态的，函数中局部寄存器在函数的多个调用之间保持它们的值。在VerilogHDL语言中，下列有关函数（FUNCTION）语句的说法，错误的是（）。函数的说明部分可以在模块说明中的任何位置出现，函数的输入是由输入说明指定。如果函数说明部分中没有指定函数的取值范围，则其缺省的函数值为1位二进制数。函数的定义蕴含声明了与函数同名的，函数内部的寄存器，函数的定义把函数返回值所赋值寄存器的名称初始化为与函数同名的内部变量。函数中必须有输出或输入输出说明。下列有关VerilogHDL语言中task与function说明语句的比较，说法错误的是（）。函数只能与主模块共用同一个仿真时间单位，而任务可以定义自己的仿真时间单位。函数不能启动任务，而任务能启动其他任务与函数。函数与任务都至少要有一个输入变量。函数返回一个值，而任务则不返回值。VerilogHDL语言中task与function说明语句的使用语法如下，错误的是（）。任务的定义语法：task<任务名>;<端口及数据类型声明语句><语句1><语句2>...<语句n>endtask任务的调用语法：<任务名>(端口1;端口2;...;端口n);函数定义的语法：function<返回值的类型或范围>(函数名);<端口说明语句><变量类型说明语句>begin<语句>...endendfunction函数调用语法：<函数名>（expr1,expr2,...,exprn)下列关于VerilogHDL语言的系统任务$monitor的说法，错误的是（）。在任意时刻对于特定的变量可以有多个监控任务被激活。$monitoroff与$monitoron分别可以禁止与使能所有监控任务。任务$monitor提供了监控与输出参数列表中的表达式或变量值的功能。参数列表中输出控制格式字符串与输出表列的规则与$display中的一样。VerilogHDL程序段如下，则输出样本格式正确的是（）。initial$monitor("At%t,D=%d,clk=%d",$time,D,clk);D=x,clk=xAt24,D=x,clk=1At%t,D=%d,clk=%dAt35D=xclk=1下列关于VerilogHDL语言中时间度量系统函数$time的说法错误的是（）。$time可以返回一个以64位的整数来表示当前的仿真时刻值。$time显示时刻不受时间尺度比例的影响。因为$time总是输出整数，所以在输出经过尺度比例变换的数字输出时，要先进行取整。仿真时刻值是以模块的仿真时间尺度为基准的。在VerilogHDL语言中，有下列程序块，则输出是（）。'timescale10ns/1nsmoduletest;regset;parameterp=1.6;initialbegin$monitor($time,,"set=",set);#pset=0;#pset=1;endendmodule0set=x1.6set=03.2set=10set=x2set=03set=10set=01.6set=03.2set=10set=02set=03set=1下列关于VerilogHDL语言中系统任务$finish的说法错误的是（）。系统任务$finish的作用是退出仿真器，返回主操作系统，结束仿真过程。$finish可以带参数，根据参数的值输出不同的特征信息。如果$finish不带参数，默认$finish的参数为0。$finish的参数值1可以使系统输出当前仿真时刻与位置。下列关于VerilogHDL语言中系统任务$finish的说法错误的是（）。$finish的作用是退出仿真器，可以带参数或者省略参数。参数0使系统不输出任何信息。参数1使系统输出当前仿真时刻与位置。参数2使系统输出当前仿真时刻，位置及cpu时间的统计。下列关于VerilogHDL语言中系统任务$stop的说法错误的是（）。$stop任务的作用是把EDK工具（例如仿真器）置成暂停模式。使用此任务，在仿真环境下给出一个交互式的命令提示符，将控制权交给用户。这个任务可以带有参数表达式。任务带的参数值越大，输出的信息越少。下列关于VerilogHDL语言中系统任务$stop的说法错误的是（）。该任务的作用是把仿真器置成暂停模式，在仿真环境下将控制权交给用户。该任务使用是必须带有参数，否则任务调用失败。该任务根据参数值给出不同的信息。该任务带的参数值越大，输出的信息越多。下列关于VerilogHDL语言中系统任务$readmemb与$readmemh的说法错误的是（）。$readmemb与$readmemh用来从文件中读取数据到存储器中。这两个任务只能在仿真开始时刻被执行。被读取的数据文件中的数字不能包含位宽说明与格式说明。被读取的数据文件的内容只能包含：空白位置、注释行、二进制或十六进制的数字。下列关于VerilogHDL语言中系统任务$readmemb与$readmemh的说法错误的是（）。对于$readmemb系统任务，每个数字必须是十六进制，对于$readmemh系统任务，每个数字必须是二进制数字。文件中的数字必须用空白位置或注释行来分隔开。数字中不定值x、高阻值z，与下划线“_”的使用方法及代表的意义与一般VerilogHDL程序中的用法及意义相同。当数据文件被读取时，每个被读取的数字都被存放到地址连续的存储器单元中去。下列关于VerilogHDL语言中系统任务$random的说法错误的是（）。此系统函数提供了一个产生随机数的手段。当函数被调用时返回一个32位的无符号的整型数。利用这个系统函数可以产生随机脉冲序列或宽度随机的脉冲序列，以用于电路测试。$random一般的用法是：$random%b,其中b>0。VerilogHDL语句“reg[23:0]rand;rand=$random%60;”，则产生的随机数范围是（）。-59~590~59-60~600~60下列关于VerilogHDL语言中宏定义`define语句的说法错误的是（）。宏定义`define语句的作用是用一个指定的标识符（即名字）来代表一个字符串。一般形式为：`define标识符（宏名）字符串（宏内容）。宏名只能使用大写字母来表示。`define命令可以出现在模块定义里面，也可以出现在模块定义外面。下列VerilogHDL程序块，进过宏展开后，assign语句是()。moduletest;rega,b,c;wireout;`defineaaa+b`defineccc+`aaassignout=`cc;assignout