EDA试题题库及参考答案

EDA试题题库及参考答案一、选择题：大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：DA.CPLD是基于查找表结构的可编程逻辑器件B.CPLD即是现场可编程逻辑器件的英文简称C.早期的CPLD是从FPGA的结构扩展而来D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构2.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：DA.①②③④B.②①④③C.④③②①D.②④③①3.下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：BA.原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B.原理图输入设计方法多用于较规范、规模不大的电路设计，和HDL代码描述方法均可以被综合，相得益彰C.原理图输入设计方法无法对电路进行功能描述D.原理图输入设计方法不适合进行层次化设计4.在VHDL语言中，下列对进程语句的语句结构及语法规则的描述中，不正确的是：DA.PROCESS为一无限循环语句B.敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C.当前进程中声明的变量不可用于其他进程D.进程说明语句部分、并行语句部分和敏感信号参数表三部分组成5.对于信号和变量的说法，哪一个是不正确的：AA.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样.进程中的信号赋值语句，其信号更新是C―。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：DA.IEEE库B.VITAL库C.STD库D.WORK工作库8.VHDL语言是一种结构化设计语言；一个设计实体包括实体与结构体两部分，结构体描述。BA.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。.下列语句中，不属于并行语句的是：BA.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句.下列标识符中，是不合法的标识符。BStateO9moonNot_Ack_0signall二、EDA名词解释或者简述写出下列缩写的中文含义：1.ASIC2.FPGA3.IP4.FSM5.HDL专用集成电路现场可编程门阵列知识产权核有限状态机硬件描述语言6.简要解释JTAG,指出JTAG的用途JTAG,jointtestactiongroup,联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。三、VHDL程序填空：.以下程序是一个BCD码表示0〜99计数器的丫口口匕描述，试补充完整。libraryieee;use_logic_;useentitycntlOObisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);cout:outstd_logic);-计数输出--进位输出endentitycntlOOb;bhvofcntlOObisbegin答案：libraryieee;use_logic_;use_logic_;entitycnt100bisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);cout:outstd_logic);-计数输出--进位输出process(clk,rst,en)cqi:std_logic_vector(7downto0);ifrst='1'thencqi:=;--计数器清零复位elseifthenifen='1'thenifcqi(3downto0);-比较低4位--计数加1--比较高4位-上升沿判断beginelseifcqi(7downto4)cqi:=cqi+16;cqi:=(others=>'0');elseendif;;--低4位清零endif;endif;；endif;ifcqi=thencout--判断进位输出;endprocess;endarchitecturebhv;endentitycnt100b;architecturebhvofcnt100bisbeginprocess(clk,rst,en)variablecqi:std_logic_vector(7downto0);ifrst='1'thencqi:=(others=>?0?);--计数器清零复位elseifclk?eventandclk=?1?thenifen='1'thenifcqi(3downto0)-比较低4位--计数加1-比较高4位-上升沿判断beginifcqi(7downto4)cqi:=cqi+16;cqi:=(others=>'0');elseendif;cqi(3downto0):=“0000”；-低4位清零endif;endif;endif;endif;ifcqi="10011001”thencout-判断进位输出endprocess;endarchitecturebhv;程序填空：下面程序是门输入与门的丫口口匕描述，试补充完整。ieee;use.all;entityandnis(n:integer);--类属参数声明port(a:instd_logic_vector(downto0);c:outstd_logic);end;behavofis--结构体声明beginprocess()int:std_logic;--变量声明beginint:=;--变量赋初值forIina'length-1downto0loop--循环判断ifa(i)='0'thenint:='0';endif;endloop;c四、VHDL程序调试改错：一、仔细阅读下列程序，回答问题LIBRARYIEEE;-2--6--9-10--11--12--13-8-7-4-5--3-1USE_LOGIC_;ENTITYMOORE1ISPORT(DATAIN:INSTD_LOGIC_VECTOR(1DOWNTO0);CLK,RST:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDMOORE1;ARCHITECTUREBEHAVOFMOORE1ISST4);SIGNALST_TYPEIS(ST0,ST1,ST2,ST3,ST4);SIGNALC_ST:ST_TYPE;BEGINPROCESS(CLK,RST)BEGINIFRST='1'THENC_STELSIFCLK'EVENTANDCLK='1'THENCASEC_STIS-15-16WHENST0=>IFDATAIN=\ELSEC_ST-17-18--19QWHENST1=>IFDATAIN=\ELSEC_ST-20-21--22QWHENST2=>IFDATAIN=\ELSEC_ST-23-24--25QWHENST3=>IFDATAIN=\ELSEC_ST-26-27--28QWHENST4=>IFDATAIN=\ELSEC_ST——29-30--31--32-33QENDCASE;ENDIF;ENDPROCESS;ENDBEHAV;-34--35.在程序中存在两处错误，试指出，并说明理：在QuartusII中编译时，其中一个提示的错误为：Error(Line9):VHDLsyntaxerrorat(9)neartext\expecting\第9行，状态机数据类型声明错误，关键字应为TYPE第32行，case语句缺少whenothers处理异常状态情况.修改相应行的程序：错误1行号：9程序改为：SIGNAL改为TYPE错误2行号：32程序改为：之前添加一句whenothers=>c_st五、阅读下列VHDL程序，说出总体实现了什么功能，并对代码进行解释。(10分)ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENyENDPROCESS;ENDARCHITECTUREoneIEEE;USE_LOGIC_;ENTITYTRISISPORT(CONTROL:INSTD_LOGIC;INN:INSTD_LOGIC;Q:INOUTSTD_LOGIC;Y:OUTSTD_LOGIC);ENDTRIS;ARCHITECTUREONEOFTRISISBEGINPROCESS(CONTROL,INN,Q)BEGINIF(CONTROL='0')THENYQ六、写VHDL程序：.设计10进制加法计数器，要求含异步清0和同步时钟使能。注意：时钟信号命名为电仁使能信号为EN，清零信号为RST，计数输出为CQ。LIBRARYIEEE;USE_LOGIC_;USELOGIC;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--计数器异步复位ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿IFEN='1'THEN--检测是否允许计数IFCQI'0');--大于9，计数值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUTCQ2.试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARYIEEE;USE_LOGIC_;ENTITYADDER8ISPORT(A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);CIN:INSTD_LOGIC;COUT:OUTSTD_LOGIC;S:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDADDER8;ARCHITECTUREONEOFADDER8ISSIGNALTS:STD_LOGIC_VECTOR(8DOWNTO0);BEGINTSENDONE;七、VHDL程序设计：设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。(a)用if语句。(b)用case语句。(c)用whenelse语句。Libraryieee;Use_logic_;EntitymymuxisPort(sel:instd_logic_vector(1downto0);--选择信号输入Ain,Bin:instd_logic_vector(1downto0);--数据输入Cout:outstd_logic_vector(1downto0));Endmymux;ArchitectureoneofmymuxisBeginProcess(sel,ain,bin)BeginIfsel=“00"thencoutArchitecturetwoofmymuxisBeginProcess(sel,ain,bin)BeginCaseseliswhen“00"=>coutcoutcoutcoutArchitecturethreeofmymuxisBeginCout设计一个7段数码显示译码器，并逐行进行解释LIBRARYIEEE;USE_LOGIC_;ENTITYDECL7SISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END;ARCHITECTUREoneOFDECL7SISBEGINPROCESS(A)BEGINCASEAISWHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;一、选择题：大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：DA.CPLD是基于查找表结构的可编程逻辑器件B.CPLD即是现场可编程逻辑器件的英文简称C.早期的CPLD是从FPGA的结构扩展而来D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：DA.①②③④B.②①④③C④③②①D.②④③①.下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：BA.原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计.原理图输入设计方法多用于较规范、规模不大的电路设计，和HDL代码描述方法均可以被综合，相得益彰C.原理图输入设计方法无法对电路进行功能描述D.原理图输入设计方法不适合进行层次化设计4.在VHDL语言中，下列对进程语句的语句结构及语法规则的描述中，不正确的是：DPROCESS为一无限循环语句B.敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C.当前进程中声明的变量不可用于其他进程D.进程说明语句部分、并行语句部分和敏感信号参数表三部分组成5.对于信号和变量的说法，哪一个是不正确的：AA.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样.进程中的信号赋值语句，其信号更新是C―。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：DA.IEEE库B.VITAL库C.STD库D.WORK工作库.VHDL语言是一种结构化设计语言；一个设计实体包括实体与结构体两部分，结构体描述。BA.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。.下列语句中，不属于并行语句的是：BA.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句.下列标识符中，是不合法的标识符。BA.StateO9moonNot_Ack_0signall二、EDA名词解释或者简述写出下列缩写的中文含义：1.ASIC2.FPGA3.IP4.FSM5.HDL专用集成电路现场可编程门阵列知识产权核有限状态机硬件描述语言6.简要解释JTAG，指出JTAG的用途JTAG，jointtestactiongroup，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。三、VHDL程序填空：.以下程序是一个BCD码表示0〜99计数器的丫口口匕描述，试补充完整。libraryieee;use_logic_;useentitycnt100bisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);cout:outstd_logic);-计数输出--进位输出endentitycnt100b;bhvofcnt100bisbegin答案：libraryieee;use_logic_;use_logic_;entitycnt100bisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);cout:outstd_logic);-计数输出--进位输出process(clk,rst,en)cqi:std_logic_vector(7downto0);ifrst='1'thencqi:=;--计数器清零复位elseifthenifen=1thenifcqi(3downto0);-比较低4位--计数加1--比较高4位-上升沿判断beginelseifcqi(7downto4)cqi:=cqi+16;cqi:=(others=>'0');elseendif;;-低4位清零endif;endif;;endif;ifcqi=thencout-判断进位输出;endprocess;endarchitecturebhv;endentitycnt100b;architecturebhvofcnt100bis

beginprocess(clk,rst,en)variablecqi:std_logic_vector(7downto0);ifrst='1'thencqi:=(others=>?0?);--计数器清零复位elseifclk?eventandclk=?1?thenifen='1'thenifcqi(3downto0)--比较低4位--计数加1--比较高4位--上升沿判断beg