集成电子学-2016课件第四章yigeadministrator

第四章纳米CMOS器件中的栅工程

栅电极层、栅介质层和Si衬底构成的MIS结构称为栅结构。

其中栅电极层的功函数、栅介质层的厚度、介电常数、介质层电荷及界面缺陷态度等因素直接决定着CMOS器件的特性。栅电极层为重掺杂的多晶硅和硅化物的复合结构，栅介质为高质量的热氧化SiO2，其氧化层电荷和界面缺陷态密度均很低。一、CMOS器件中的MIS栅结构

MIS结构——MOSFET器件的重要组成部分。

MIS（MetalInsulatorSemiconductor，金属-绝缘层-半导体）栅电极通常由多晶硅-金属硅化物的复合结构构成。栅介质与栅电极和Si沟道之间的两个界面对于器件的性质起到着至关重要作用。

PolycideGateMOSFET3SheetResistance栅介质、栅电极、Si沟道之间的两个界面厚度通常在几个埃的数量级，是栅电极、栅介质和Si沟道之间材料的过渡。

当界面层的厚度与栅介质层的厚度接近时，界面层将直接影响总的栅电容的大小，从而影响着MOSFET器件的性能。这些界面层还可以加以利用以获得某些所需的作用。

栅介质层：热氧化硅（SiO2）——新型栅介质材料如氮化二氧化硅材料。MIS结构中栅介层的厚度tox决定了单位面积栅电容，表面量子化效应和多晶硅耗尽效应（详见4.4节）等的影响，使栅电容降低——等效的介质层厚度增加——等效电容厚度CET。

当采用高介电常数介质等非二氧化硅材料时，通常采用等效氧化层厚度EOT表示栅介质层厚度tox

CETinv对应于MOSFET反型时的等效电容厚度，有

CETinv=EOT+tqm+tdp

CETacc对应于MOSFET积累时的等效电容厚度，有CETacc=EOT+tqm

平带电压

1、功函数—费米能级的电子逸出体外所需的能量。2、电子亲和能—半导体中导带底的电子逸出体外所需的能量。3、接触电势差—金属费米能级与半导体费米能级的差。对MIS结构，其金属和半导体之间的功函数差仅由金属和半导体决定。由于通常金属和半导体的功函数不同，而在平衡系统中费米能级必须保持平直，因此必将引起能带的弯曲。弯曲的大小由栅电极和半导体间的功函数差决定。

常见金属的功函数（单位:电子伏特,eV）N+多晶硅栅NMOSFET的能带图,硅的电子亲和能4.15eV，功函数4.96eV，二氧化硅功函数0.95eV,二氧化硅和硅禁带宽度分别8eV和1.1eV。能带弯曲分别为：

（n型半导体）

（p型半导体）是栅电极的功函数，χs是半导体材料的亲和能，Eg为半导体材料的禁带宽度。半导体衬底的费米势为

介质层和界面上的电荷均会引起半导体表面能级的弯曲。其弯曲量为

当Qo为负电荷时取'+'，当Qo为正电荷时取‘-'

能带弯曲可以通过施加与弯曲量相当的偏压加以补偿，通常把所需施加的偏压称为平带电压。平带电压定义为：为使半导体中能带保持平直而使表面势为0时所需施加在栅电极上的偏压。由栅电极和半导体间的功函数差以及等效界面电荷决定若Qo为负电荷则平带电压将出现正向的移动，若 Qo为正电荷则平带电压将出现负向的移动。

硼扩散

硼扩散用于p+多晶硅栅以抑制短沟道效应、降低阈值电压。通常在多晶硅中注入BF2掺杂，注入剂量很大，通过在950到1050摄氏度的温度下退火数秒。硼原子很小，在如此高的温度下，硼在硅和二氧化硅中的扩散系数很高。于是在高温退火的过程中，硼扩散进入甚至穿透二氧化硅层。硼扩散进入氧化层后可引起平带电压的变化，从而导致MOS结构的C-V特性或MOSFET的阈值电压出现变化。硼扩散将使器件的阈值电压向正的方向增大，使器件的跨导和亚阈斜率退化。图4.5为具有P+多晶硅栅电极的MOS电容的C一V特性曲线。MOS电容的面积为6.25×10-4cm2，在n型硅上热氧化生长了24埃的SiO2，多晶硅栅电极厚1500埃，采用硼离子注人形成P+多晶硅，随后在1000度Ar气氛退火，时间1、2、5和10秒。随着退火时间的增加，特性曲线向正方向移动，相应地平带电压增加，表明阈值电压增加。以I-V特性的变化作为失效器件的判据，即与退火时间最短(1秒)的器件相比、电流增加两个数量级以上的器件均视为失效。研究表明.在SiO2中引入氮(N)\可以抑制硼的扩散。图4-6示出了利用在N2O气氛中氧化生长的SiO2作为栅介质层制成的‘MOS电容样品的C-V特性曲线。除了栅介质层的差别外，其余的条件均与图4.5中的相同。由图可见，随着退火时间的增加.样品间C-V特性曲线的正向移动减小，退火10秒和1秒的样品相比.平带电压的移动约为30mV。可知在二氧化硅中引人氮以后，硼扩散带来的影响减小，硼的扩散得到抑制。二、氮氧硅栅介质

目前，CMOS器件中已开始使用超薄氮氧硅（SiOxNy，更准确地应称为掺氮的SiO2，或氮化二氧化硅）替代传统的纯SiO2栅介质。

氮氧硅中含有氮可以抑制硼的扩散，SiO2-Si界面附近含有少量的氮可以降低由热电子引起的界面退化，提高器件的可靠性。氮氧硅SiO2Ny的介电常数在之间随氮含量的多少成正比地变化。于是在相同的等效栅氧化层厚度下，氮氧硅的物理厚度大于SiO2的，相应地使泄漏电流有所降低。但是SiO2-Si界面附近若存在大量的氮，则由于界面缺陷态的增加和迁移率的降低而使器件的性能退化。

Si-N-O系统的热动力学

图中包含四个相：Si、SiO2（方石英和磷石英）、Si3N4、Si2N2O。

SiO2为硅氧四面体结构，Si3N4为硅氮四面体结构，Si2N2O为略有畸变的SiN3O型四面体结构。通过用氮替换氧，可以实现由SiO2到Si2N2O最终到Si3N4的相变。

然而平衡条件下，在体材料中Si3N4相和SiO2相是不可能共存的，这两个相总是被Si2NO相分隔开。Si2N2O是Si-N-O系统中惟一稳定的热动力学结构。在T=1400K时Si2N2O-SiO2相的边界，位于10-18atm处。而目前的各种快速热退火设备中的氧分压大于该值。于是在体SiO2中的氮不是热力学稳定的。但实验上，在SiO2薄膜中是可以引入氮的，其主要原因在于氮原子能够动态地陷在表面附近的反应区内。此时的氮处于非平衡状态，但由非平衡态向平衡态转变的速率很慢，于是一部分氮被陷。氮氧硅栅介质层的制备

热氮化/退火法主要是指在N2O、NO等气氛中热氧化生长SiO2，或将热氧化生长的SiO2通过在N2O、NO、NH3和N2等气氛中退火引入氮的方法。

化学汽相淀积（CVD）、JVD（JetVaporDeposition）、原子层淀积（ALD：AtomicLayerDeposition）及等离子体氮化与低能N离子注入等方法则统称为物理或化学淀积法。

通常采用N2O或NO等热氮化/退火法在SiO2中掺入的氮含量较低，一般在1015N/cm2的量级。而且热氮化法中氮含量的增加随退火温度的升高而增加，一般退火温度需要大于800℃。化学汽相淀积（CVD）和JVD等物理或化学淀积法则能形成氮含量较高的SiOxNy薄膜。而且物理或化学淀积法能够在300~400℃的低温下实现氮化。但是低温淀积可能形成非稳态的薄膜，因此，低温淀积后通常会增加一步热退火过程以改善薄膜的质量，降低缺陷和损伤。由于SiOxNy系统热动力学等方面的复杂性，不同的制备方法的生长机理不同，将产生不同的氮含量、氮分布和不同的与缺陷相关的微结构。三、高介电常数栅介质

进入到亚0.1微米尺度范围内时，为保证栅对沟道有很好的控制，如果仍然采用SiO2或氮氧化硅作为栅绝缘介质层，其厚度将小于3nm。

直接隧穿电流随介质层厚度的减小而呈指数性增加，于是栅与沟道间的直接隧穿将变得非常显著，由此带来了栅对沟道控制的减弱和器件功耗的增加。

克服这种限制的有效方法之一是采用高介电常数的新型绝缘介质材料(简称高K材料)。采用高K材料以后，在保证对沟道有相同控制(COX=ε0εOX/tOX)的条件下，栅绝缘介质介电常数的增加将使栅介质层的物理厚度tOX增大，于是栅与沟道间的直接隧穿电流将大大减小。

一、高介电常数栅介质材料的基本要求

除了要求介质材料的介电常数尽可能大外，首先介质材料在Si衬底上必须是热动力学稳定的；为了防止沿晶粒间界的输运，希望栅介质材料在器件制作工艺过程中始终能够保持为非晶态;同时为了降低栅的泄漏电流，栅介质材料的带隙应该尽可能地大；更重要的是希望栅介质材料与Si的导带/价带间的势垒要大(>leV)。此外，为了保证MOSFET的性能，还要求减少界面的固定电荷和缺陷态。介电常数

采用高介电常数的介质材料后，在保持相同的栅电容的条件下，实际的栅介质层的物理厚度有所增加，相应的隧穿电流便可大大降低。

采用SiO2作为栅介质时，单位面积的栅电容为

采用高介电常数的介质材料，单位面积的栅电容则为

若在采用新材料后仍要保持栅电容不变，则有

通常在高介电常数栅介质的研究中，常用等效栅氧化层厚度作为衡量标准，并与高介电常数栅介质的实际物理厚度相区别。EOT定义为：高介电常数栅介质和纯SiO2栅介质达到相同的栅电容时的纯SiO2栅介质的厚度，即栅介质的介电常数越高，在相同的EOT下实际的物理厚度越厚，越有利于降低隧穿电流和提高可靠性。特征尺寸为70nm的时候，相应的EOT为1~0.6nm，如果高介电常数栅介质的介电常数为15.6，则对应于1~0.6nmEOT，高介电常数栅介质的物理厚度为4~2.4nm。由上述公式可见，栅介质的介电常数越高，在相同的EOT下实际的物理厚度越厚，越有利于降低隧穿电流和提高可靠性。表4.2示出了部分栅介质材料的介电常数等特性。一般，介电常数在12~20之间的栅介质材料可使亚100nmCMOS的栅介质的实际物理厚度达到3.5~5.0nm，而要满足亚50nmCMOS的需求则要求栅介质材料的介电常数最好能大于20。

部分栅介质材料的性质

La—镧Y—钇Ta—钽Ti—钛Hf—铪Zr—锆与Si的热稳定性为了充分利用材料介电常数高的特点，希望在高介电常数栅介质和Si之间没有任何的中间层。选择高K材料首先必须考虑的是高K材料与Si间的热动力学稳定性。如果高K材料与Si间不是热动力学稳定的，则其金属氧化物在高温下容易出现以下两种反应，形成金属与二氧化硅或金属硅化物与二氧化硅。或式中MOx代表某种高介电常数材料的金属氧化物。

对大量的金属氧化物尤其是二元金属化物进行了大量的理论和实验研究及分类，结果示于图4.11。研究表明，1000K时，在Si上许多二元金属氧化物不是热动力学稳定的。其中已经广泛研究的TiO2和Ta2O5在Si上是不稳定的，硅上的TiO2在高温下容易形成硅化物，而Ta2O5容易形成金属。若利用这类材料作为栅介质则需要在与硅衬底间和多晶硅栅电极间增加过渡的缓冲层（SiO2），而加入缓冲层难以实现超薄的等效栅氧化层。碱土金属氧化物（BeO、MgO、CaO、SrO）和IIIB族的金属氧化物（Sc2O3、Y2O3、La2O3）以及ZrO2、HfO2、Al2O3等高温下在硅上可能有好的热动力学稳定性。

Al2O3

、Y2O3、La2O3是受到重视的中等介电常数的介质材料，此外，研究已经证实ZrO2、HfO2、Si在高温下是热稳定的。

带隙和与带边间的势垒高度

栅介质材料的带隙Eg以及栅介质材料的导带与Si导带间的距离（与导带间的势垒高度，）和栅介质材料的价带与Si价带间的距离（与硅的价带间的势垒高度，）是影响栅介质隧穿电流的重要参数。隧穿电流与介质层中载流子的有效质量、势垒高度和势垒厚度密切相关，对于矩形势垒，其隧穿概率为

tox为所隧穿的势垒的厚度，φb是势垒高度，对于电子的隧穿，它相当于栅介质材料的导带与Si导带间的距离在常见的介质材料中，随着介电常数的增加，介质材料的带隙下降，而通常介质材料与带边的势垒高度是与带隙成正比的。一方面需要寻找高介电常数的介质材料，使实际的物理厚度增加；另一方面高的介电常数不可避免地出现带隙减小和随之而来的势垒降低，从而使隧穿电流增大。隧穿概率与势垒高度的平方根成指数关系，而同时也与垒厚度成指数关系，为此，从降低隧穿电流的角度看，选择较高的介电常数的材料还是有利的。

除了带隙外，与Si带边间的势垒高度决定了热电子发射电流，故介质材料与Si的导带和价带间的势垒高度均应大于1eV.某些材料中，导带和价带间的势垒是不对称的，通常与导带边的势垒要低一些。如Ta2O5的带隙为4.4eV，但其与Si导带间的势垒仅为0.3eV。电子很容易通过势垒进入

Si的导带，形成大的泄漏电流。

界面特性

在栅介质与Si界面之间存在着界面固定电荷和一定的界面缺陷态分布。这不仅会使平带电压偏移、C-V特性畸变，还会使MOSFET和中的表面迁移率退化：

为相应偏压下所占据的态密度一般热氧化SiO2在带隙中央的界面态密度为2×1010cm-2eV-1，而大多数的高的介电常数介质材料的界面态密度一般是SiO2的界面态密度的一到两个数量级，而且平带电压的偏移＞300mV。

另一方面，界面态密度在带隙中的分布也是影响器件性能的重要因素。

TiO2-Si中，禁带中央的界面态为3×1010cm-2，但其随着表面势的变化呈“V”字形变化。随着电势的变化界面态度密度迅速增加，使得在MOSFET的正常工作电压范围内迁移率仍然退化严重。为

SiO2-Si界面的一半。

*HfO2高K栅介质制备

实验上制备HfO2高K栅介质有多种途径，本研究运用反应磁控溅射的方法在Si衬底上淀积HfO2介质层。分别采用电阻率为2.0至10Ω•cm的n型及

p型Si(100)衬底，其掺杂浓度为2×1015cm-3至8×1015cm-3。

制备步骤如下：

1、表面清洗，基片在酒精中超声清洗约5分钟，再经去离子水冲洗，然后氮气烘干，以去除较大的颗粒杂质；

2、化学试剂清洁处理，在浓硫酸与双氧水（1：4）溶液中煮1分钟，以去除硅片表面的金属离子和其他杂质；然后用去离子水充分冲冼；

3、去除表面自然氧化层，在稀释的HF溶液（HF：H2O=1:20）中浸泡约20秒钟，用去离子水充分冲洗，并在氮气中烘干；4、溅射淀积Pt背电极，并进行800℃快速退火处理，以减小漏电流；5、250℃下在Si衬底上溅射淀积HfO2介质层，本底真空度5×10-5Pa以上，气氛为高纯Ar2、高纯O2混合气体，通过质量流量计分别调节O2/Ar2流量比。6、对HfO2介质层800℃退火5min，以减少缺陷和漏电。

7、利用淹膜板淀积Al电极，然后作合金处理以使电极与HfO2形成良好接触以减小漏电流。采用原子力显微镜(AFM)对制作的HfO2薄膜材料的表面粗糙度进行了观测。通常表面粗糙度可以通过改变气体的流量比加以改变和优化。图（a）和(b)分别为O2/Ar

流量比为1：5和2：1的表面粗糙度分析结果，其均方根粗糙度分别是0.40nm

和1.19nm。由此可以看出薄膜的表面粗糙度随Ar流量比增加而下降。当O2/Ar流量比为1：5，HfO2薄膜表面可达到原子级的平整度。

原子力显微镜拍摄的HfO2表面形貌图像原子力显微镜(AFM)给出的HfO2介质表面粗糙度(a)(b)高的介电常数栅介质MOSFET

对于采用高的介电常数栅介质的亚100nm的MOSFET，已进行了一系列模拟研究，模拟结果表明，使用高的介电常数的栅介质后，在采用等栅电容设计的MOSFET中，随着介电常数的增加，器件性能显著退化。

图4.14示出了模拟得到的MOSFET输出特性随栅介质电常数的变化。由图可见，随着介电常数的增大，MOSFET的关系泄漏电流增加，相应的阈值电压下降，同时亚阈值电压摆幅则有所增大，短沟效应变得严重，而且模拟结果还表明，源-漏的饱和电流也随着介电常数的增大而略有上升。

边缘感应的势垒降低（FIBL）效应FIBL边缘感应的势垒降低，当栅氧层厚度tOX变得可与沟道长度比拟时，栅氧化层的电容不能简单用平行板电容器的模型，必须考虑边缘效应的影响。由于边缘效应使到达栅极下方沟道区的电力线减少。而一部分电力线从栅极到达源——漏扩展区，栅氧化层厚度越大，边缘效应的影响越显著。在FIBL影响下，沟道中电势上升，电子势垒下降导致了MOSFET的关态泄漏电流增加，相应阈电压下降。

高介电常数栅介质MOSFET随栅介质材料的增加而性能出现退化的主要原因是栅电容边缘电场的影响，为描述利用高介电常数栅介质以后出现的MOSFET性能的退化，提出了“边缘感应的势垒降低”（FIBL：Fringing-InducedBarrierLowing）效应。如图4.15(a)所示，通常的平行板电容器的两个极板间的距离远远小于极板的宽度，可以近似认为电场主要约束在两个极板之间，而忽略了边缘扩展出极板部分的影响，于是平行板电容器的电容可表示为

随着上下两个极板间的距离的增加和电容器面积的减小，极板对电场的约束能力减弱，边缘扩展出极板的电场无法忽略，需要考虑平行板电容器的边缘电场效应。

图4.15(b)、(c)对比了考虑边缘电场前后的电容值，由图可见，由于边缘电场的影响，实际的总电容有所增加，并且还有一部分电容分布在上下极板之外。

上述平行板电容器的边缘电场效应，可以解释高介电常数栅介质MOSFET所出现的性能退化。

图中对比了SiO2栅介质MOSFET和高介电常数栅介质MOSFET中栅的控制能力和电场的分布情况。

介电常数对MOSFET中电场分布的影响主要是由于随着K的增加，栅氧化层的厚度增加而造成的。对于高介电常数MOSFET，为了保持栅氧化层电容Cox为常数，不随介电常数的变化而变化，则当采用高介电常数栅介质层时的实际物理厚度由确定，随着增加。对于介电常数较低的栅介质（如K<20时），和亚100nm的沟道长度相比，仍然较小，栅电容仍可以近似为理想的平板电容而无需考虑边缘效应。但是随着介电常数的增加，逐渐变得和亚100nm的沟道长度可以比拟了（如当沟道长度为70nm，相应时，若，甚至超过沟道长度），于是栅氧化层的电容不能简单使用平板电容器的模型，必须考虑边缘效应的影响。

FIBL定性分析a)MOSFET的能带零偏压情形外加偏压情形b)高K介质与SiO2介质MOSFET电力线比较。采用厚的高K介质，电力线在栅边缘发散，栅极下方沟道区的电力线减少，电场下降，栅介质中电压降减小，使得衬底表面势提高，电子势垒下降，泄漏电流增大。介电常数越大，等栅电容设计的介质越厚，边缘效应越明显。表面电势提高越多。势垒下降越严重。c)FIBL(Fringing-inducedbarrierlowering）效应的模拟仿真引入耦合路径用以表示终止于沟道区域的电场线的路径，电场从漏极和栅极通过不同耦合路径到达靠近源极沟道处，定义一个等效耦合电容C，用以描述栅极、漏极和沟道区之间的耦合效应。这个耦合电容越大说明栅极、漏极和沟道区之间的耦合越紧密，栅极、漏极对沟道区的影响越强。则由高k栅介质引入的FIBL效应也就越强。d)耦合效应解释耦合路径I中的物理机制当沟道长度减少或结深度增加，路径I对应的等效耦合电容也随之增加。这就意味着漏极对于沟道区域的耦合效应增强了，FIBL效应对于器件的影响增大，关态漏电流Ioff增加。耦合路径II中的物理机制对于耦合路径II（通过栅介质）来说，主要关注两个器件结构参数：栅介质的介电常数k和栅极和LDD交叠区的长度Lov。栅极和LDD交叠区长度的增加或介电常数增大，对应等效耦合电容随之增大，FIBL效应增强，使得关态漏电流增大。耦合路径III中的物理机制对于路径III来说，通过耦合路径III的耦合作用可以看为两个串联的等效耦合电容共同作用的结果。主要关注两个器件结构参数，侧墙介质的介电常数和栅介质的介电常数，串联电容中任一个电容增大，总电容增大，FIBL效应增强，关态漏电流增加。叠栅结构对于FIBL效应的影响

在高k栅介质的生长或者在生长后氧气氛围中的热退火过程中，将会不可避免的在高k栅介质层和衬底之间的界面处引入界面氧化层，可以改善高k栅介质MOS器件的关态特性。上图给出了叠栅结构的MOSFET模拟等效的等势线分布。界面处的材料为SiO2，厚度为0.6nm。高k栅介质为TiO2，等效氧化层厚度为0.4nm。则总的等效栅介质厚度为1nm。(a)和(b)分别为SiO2层固定在栅介质层的底部和顶部的交叠结构。从图中可以看出，不管是哪种叠层结构，通过SiO2层中的等势线非常密集，也就是说起始于漏极的电场线大部分通过SiO2层到达沟道区域。换言之，漏极对于沟道区域的耦合作用主要是通过SiO2层实现的，这就意味着耦合等效电容较小，FIBL效应被抑制了。相比较SiO2层在顶部的情况，SiO2层在底部时，漏与沟道耦合更强烈，相应的等效电容也更大，也就是说这种SiO2层在底部的叠层结构FIBL效应更显著。从下图可以看出较薄的SiO2层厚度将导致较大的关态漏电。而较薄的SiO2层可以使得总的栅介质的物理厚度增加，此时对应的栅漏电流则会较小。因此需要在关态漏电流和栅漏电流中取一个折中考虑。对于沟道长度为32nm，等效氧化层厚度为1nm，高k栅介质层所用材料为HfO2的nMOSFET，SiO2层厚度为总的等效氧化层厚的60%（图中虚线标记处）为此叠栅结构的合理选择，此时关态漏电流和栅漏电流处在一个折中的位置，我们可以得到较好的器件特性。下图所示为不同

K值栅介质MOSFET的阈值电压和亚阈值斜率随沟长L的变化。

图4-6不同介电常数时阈值电压(a)和亚阈值斜率(b)与沟道长度的关系沟道长度较长时阈值电压和亚阈值斜率几乎不随K值和沟长L的变化而变化。随着L的减少，阈值电压下降，亚阈值斜率上升。对于K小于或等于20的情况，阈值电压Vth、和亚阈值斜率S对沟长变化不十分敏感；而当K=100时，阈值电压、亚阈值斜率随L减小漂移显著增加，这样使器件的开关特性和抗噪声性能变差。

当介电常数增加时，为了保持EOT不变，其物理厚度增大，栅介质厚度增加，边缘场集中效应加强，短沟道效应变得显著，从而引起阈值电压下降和亚阈值斜率上升。

不同EOT时阈值电压和亚阈值斜率与沟道长度的关系及不同K值下Idsat/Ioff与Vg的模拟结果

不同EOT时阈值电压和亚阈值斜率与沟道长度的关系不同介电常数时Idsat/Ioff与Vg的关系不同EOT时，短沟道效应的表征—阈值电压下降和亚阈值斜率增加的程度不一样。EOT较薄(1nm)时，Vth和S随K增加较为缓慢；EOT较大(1.5nm)时，Vth和S随K的增加较为迅速。事实上EOT减小，使得边缘场引起的势垒下降效应

（FIBL）减弱，从而短沟道效应减小，从图中发现，在K小于50时Vth和S的变化均小于10%。

因此，从上面的分析可知为了减少短沟道效应的影响，K值应选择小于50。Idsat为一定栅压下漏极饱和电流，Ioff为零栅压下栅极断态电流，Idsat/Ioff即为器件的通断比，是评估器件电流驱动能力和栅极断态特性的重要参数。

当K<50时，Idsat/Ioff随Vg增加而增加，且随K值增加，其增加趋势变缓；当K=50时，Idsat/Ioff随Vg增加而减小，这是由高的K值下边缘场集中效应和界面势垒降低效应所引起。可以推知，随K值进一步增加，Idsat/Ioff随Vg下降将更快，将严重影响器件的电流驱动能力。因此，作为深亚微米MOSFET的超薄栅介质，其K值不应大于50。

HfO2栅介质MOSFET工艺制作流程

HfO2栅介质薄膜不同于SiO2，其工艺制作上与常规CMOS工艺有差异。然而，最重要的是，在现有的CMOS工艺线上制作HfO2栅介质MOSFET，则必然会对工艺线产生污染，由于HfO2介质薄膜与SiO2在刻蚀技术上的差异，HfO2栅介质MOS器件的研制存在一定的困难。

剥离工艺制作流程

为克服HfO2介质薄膜刻蚀困难的特点，可以利用SiO2和

Si3N4腐蚀速率的差异来剥离HfO2介质薄膜，制作HfO2栅MOS器件的工艺步骤

(1) 氧化,光刻1接衬底区,硼扩。(2) 氧化,光刻2漏源区,磷扩(或注入),去表面全部SiO2层。(3) 热生长400埃SiO2,LPCVD1000埃

Si3N4层,光刻3漏源接触区。(4) LPCVD6000埃SiO2层,光刻4,保留漏源接触区上SiO2层。(5)光刻5,刻蚀出栅氧区。(6)生长400埃

HfO2层,退火,光刻6,保留出栅氧区上光刻胶。(7)湿法腐蚀SiO2层的同时去掉SiO2层上HfO2层,刻蚀出引线孔。(8)蒸铝,反刻7,做出引线。直接腐蚀HfO2制作流程

采用普通等离子刻蚀技术腐蚀HfO2层，制作HfO2栅MOS器件具有工艺简便，与CMOS工艺兼容的优点，其工艺步骤见图，流程如下：(1) 氧化,光刻1接衬底区,硼扩。(2) 氧化,光刻2漏源区,磷扩(或注入),去表面全部SiO2层.热生长5000埃SiO2,光刻3漏源接触区.衬底区。(3) 热生长3000埃SiO2层,光刻4,刻蚀出栅氧区。(4)生长400埃

HfO2层,退火,湿法腐蚀(或干法腐蚀RIE)HfO2层.SiO2层,刻蚀出引线。(5)蒸铝,反刻5,做出引线。

高K栅介质MOSFET侧墙设计下左图示出不同侧墙材料的Idsat和Ioff与栅介质材料介电常数的关系。下右图示出不同侧墙材料的阈值电压和亚阈值斜率与栅介质材料介电常数的关系。

图取自ELECTRONICSLETTERS,1998Vol.34,No.11,p1150.可见，采用不同材料和结构，可以降低FIBL效应。由此可见，在高K栅介质MOSFET中，侧墙采用SiO2、栅介质采用高介电常数材料，可以克服FIBL效应。然而，在高K栅介质MOSFET中，侧墙与栅介质采用不同介电常数介质，介电常数不连续可以产生很高的电场，可能会导致介质击穿、存储器数据擦除等现象。35nmnMOS器件结构尺寸如上图所示。采用n+多晶硅栅，掺杂1×1021cm-3,junctiondepth=7nm,overlaplength=4nm,衬底表面掺杂1×1017cm-3

,5nm处掺杂2×1018cm-3。VS=VSUB=0,VG=VD=0.6V。右图为△=0，VG=0.6V，VD=0和VD=0.6V时栅介质顶部电场强度分布。下图为不同结构栅边界（X=0）处的电场强度。△表示栅介质与栅电极尺寸的差。可以看出，在△=0时，X=0处的电场强度最小。介电常数9.75的高K介质比19.5的介质引起的电场大。而Al2O3

的介电常数9.4,击穿电场4-5MV/cm。可见Al2O3

不适合制作高K栅介质。下图从击穿电场角度，给出的一种可能的高K栅MOSFET结构OptimizationoftheNonoverlapLength

SchematicsofthechannelregionandSDEofthesimulatedMOSdevice.NotethenonoverlapbetweengatecontactandSDEs.LGandLnomarkthegateandnonoverlaplength,respectively.Conduction-bandenergy(circlesforVg=-0.2V,squaresforVg=1.3V)Electronquasi-Fermilevel(dashesforVg=-0.2V,dot-dashesforVg=1.3V)Theverticallinesmarktheedgesofthegatecontact.

ThresholdvoltageasafunctionofthenonoverlaplengthV=100mV(circles)and1V(squares).Channellengthis24nm

Subthresholdswingfordeviceswith24-nmchannellengthasafunctionofthenonoverlapdistance.SamesymbolsasinthelastFig.areadopted.

On-(atVg=Vd=1V)andoff-state(atVg=0;Vd=1V)currentsofthe24-nmchannellengthdeviceasafunctionofthenonoverlapdistance.

Cg-VgcharacteristicsatVd=100mVfor24-nmdeviceswithLno=-4,2,and8nm.On-statecurrentandgatecapacitanceasafunctionofLnoforthe24-nmdeviceconsidered,afteradjustingVttoachievethesamevalueofLoffCalculateddelayperstagefordevicewithLch=16,24,and32nmasafunctionofLnoOpensymbolsareCLresults,filledonesrepresent2-DQMsimulations.OptimalvalueofthenonoverlaplengthasafunctionofchannellengthandrespectivetpAModelfortheMOSOverlapCapacitance

EstimationofoverlapcapacitanceinanMOSdeviceisimportantincircuitsimulationTypically,thiscapacitanceforadevicefabricatedusingself-alignedprocessdifferssignificantlyfromtheparallel-platecapacitancevalueThecapacitancebetweentwostructuresofarbitraryshapeisgivenbywhereDistheelectricfluxdensity,integratedoveraclosedsurfaceinthenumeratorandEistheelectricfieldintensity.NotethatthedenominatorrepresentsthevoltagedifferenceV.Since:εoxEox=εsiEsiremainsunchangedbyalteringthetopologyinFig.2totheoneshowninFig.3,Nowthetotaloverlapcapacitancemaybeapproximatedby1)componentfromplatesatanangleα

andlengthxp/sinα.2)parallel-platecomponentwithlengthd+△.3)componentfromplatesatanangleβandlengthxj.Thecapacitanceperunitlengthbetweentwoconductingplanesatanangleθ,neglectingthefringingattheendsisgivenTheresultscanbefoundinIEEEEDVol.29,No.12,p.1870,1982.1、陷阱缺陷平带电压条件下，高K材料陷阱处在Si衬底导带的上方。对NMOS，在负的或较小的栅极偏压下，高K材料中俘获的电子会释放回衬底，如图(a)；平带状态下，陷阱电荷不发生充放电，如图(b)；高K栅介质存在的主要问题对栅极施加正电压时，衬底中的电子会对高K材料中的陷阱充电，见图(c)，这将导致MOS管的阈值电压升高从而使其驱动能力下降。2、阈值电压不稳定性

高K介质造成阈值电压VT不稳定的来源主要有三个：首先是高K材料中的体陷阱电荷Qb；第二是高K材料和SiO2界面处的固定电荷Qit；第三是金属栅和高K材料之间的费米能级钉扎效应。Qb和Qit包括两部分，较稳定的部分和变化迅速的部分。栅介质是SiO2的器件，只有Qit发生变化，而在高K材料的器件中Qb都会发生变化。快速充电和放电的体电荷陷阱是造成阈值电压不稳定的一个主要原因。有观点认为在栅极施加偏压的过程中并不产生新的陷阱，器件工作性能的降低主要是因为对高K材料中的已有陷阱进行充放电的结果；靠近HfO2导带底的缺陷容易被充电，深能级位置处的陷讲需要在较高的栅压或较长时间的偏压下才能被充电。另也有文献报道，高K材料中的缺陷可分为两种类型，在生产工艺中引入的缺陷和在工作过程中产生的新缺陷。栅极偏压越大、偏置时间越长，所产生的新缺陷就越多，由此造成的阈值电压漂移也越大。3、载流子迁移率降低金属栅/高K结构的载流子迁移率比多晶鞋/SiO2结构的低，这主要是由高K栅介质所引起远程库伦散射和远程声子散射而导致的。纳米CMOS技术中的新型栅电极材料

在CMOS集成电路中，栅电极层同时也作为导电层使用，要求栅电极材料在与工艺兼容的条件下，要具有低的电阻率和小的寄生效应。

但栅电极的薄层电阻由于线宽度缩小而增加。栅电极层电阻率成为CMOS技术中非常严峻的问题。早期MOSFET的栅电极一般采用金属Al，Al与Si有好的兼容性，为减小栅与沟道交叠而产生的寄生效应，人们发明了自对准工艺。在自对准工艺中，由于Al不能满足后续高温处理的要求，被新的栅电极材料多晶硅所代替。

CMOS技术中MIS栅电极结构的演变氮化的二氧化硅栅双搀杂多晶硅栅多晶硅-金属硅化物栅重掺杂多晶硅栅金属栅Al栅为克服多晶硅材料电阻率较高的缺点，难熔金属硅化物被引入到微电子技术中.进入深亚微米以后，多晶硅复合结构的电阻率仍然高，多晶硅耗尽效应、硼扩散等的问题需要新的材料体系以从根本上解决进一步缩小所遇到的问题。栅电极的功函数对器件的阈值电压有着直接的影响，但是目前MOSFET器件的阈值电压通常需要用沟道杂质注入的方法进行调整。寻找新电极材料的主要原因有以下几点：

（1）采用金属材料等新型电极将可以从根本上摆脱硼扩散的问题。

（2）同样，采用金属材料等效型栅电极将可从根本上解决多晶硅耗尽效应。（3）若利用合适功函数的金属等新型栅电极材料使之与NMOS和PMOS器件之间有对称的阈值电压，即，利用功函数同时调整NMOS和PMOS的阈值电压，从而避免通过沟道掺杂注入的方法进行阈值调整，因此沟道可以做到零掺杂。从而解决沟道杂质涨落的影响。

（4）在采用高介电常数栅介质后，许多高介电常数的材料与多晶硅是热动力学不稳定的，如TiO2、Ta2O5等，因此当MOSFET采用新型栅介质材料后，也需要寻找与之相适应的新型栅电极材料。大多数的难熔金属熔点高，除了可以满足基本的电学要求外，还能够满足后续的源/漏注入杂质激活工艺的要求。

（5）除了金属栅电极外，正在研究的栅电极材料还有GexSi1-x、金属氮化物（如TiN）、金属氧化物（RuO2），以及一些金属硅化物等材料体系。

CMOS技术中对新型栅电极材料的基本要求

对新型栅电极材料的要求除了需要使电材料具有很好的导电性，即根据ISTR的预测，电极材料的薄层电阻应为4-6Ωcm外，还需要选择材料的功函数以适应CMOS器件的要求。同时要求栅电极材料在工艺过程中与栅介质材料及其周围材料之间保持热稳定性、化学稳定性以及机械稳定性，并且与栅介质层还要有好的黏附性。此外，为了能够在CMOS技术中使用还必须与CMOS工艺兼容。

1.新型栅电极材料的功函数

MOSFET的阈值电压与栅电极材料的功函数直接相关，因此功函数是新型栅电极材料的关键参数。

n+多晶硅栅、二氧化硅及p型硅（掺杂7×1014cm-3）组成NMOSFET的能带图通常采用的金属等新型栅电极可以分为两类：一是禁带中央的单一材料的栅电极，二是双栅电极材料。

对于单一材料的栅电极，所选用的材料（如TiN）的功函数正好使其费米能级与Si的禁带中央对齐，如图4.22(a)所示，这类材料通常称为禁带中央金属(midgapmetals)。相应的功函数值为4.60eV，于是NMOS与PMOS具有对称的阈值电压。其相应的阈值电压对于NMOSFET和PMOSFET均为0.5V左右。双栅电极材料指的是分别使用两种不同的电极材料，其作用相当于n+和p+多晶硅栅，使其中的一种材料的功函数在Si的导带附近，而另一种材料的功函数在Si的价带附近。于是选择两种材料的功函数可以分别控制NMOSFET和PMOSFET的阈值电压，如图4.22(b)所示。通常要求栅电极材料1的功函数在4.1ev(Si的亲和能，即Si导带的位置)附近，从而对应于NMOSFET的较低的阈值电压。而对于PMOSFET，则希望栅电极材料2的功函数在5.2eV，即Si的价带附近。2．栅电极材料的稳定性

在通常的自对准CMOS工艺中，由于栅形成以后还有源、漏杂质激活等热过程，温度可能会高于800℃，因此所选择的栅电极材料