工学第2章复杂可编程逻辑器件课件

第2章复杂可编程逻辑器件2.1CPLD概述2.2

Lattice公司的CPLD

2.3

Altera公司的CPLD

1EDA技术与数字系统设计第2章复杂可编程逻辑器件2.1CPLD概述1EDA第2章复杂可编程逻辑器件2.1CPLD概述

复杂可编程逻辑器件（CPLD）是在EPLD的基础上改进而发展起来的，它采用EEPROM工艺，具有高密度、高速度和低功耗等优点。

与EPLD相比，CPLD增加了内部连线，并对逻辑宏单元和I/O单元做了重大改进，从而改善了系统的性能，提高了器件的集成度。尤其是在CPLD中引入在系统编程（ISP）技术后，使CPLD的应用更加方便灵活，深受设计人员的青睐，现已成为电子系统设计的首选器件之一。2EDA技术与数字系统设计第2章复杂可编程逻辑器件2.1CPLD概述复第2章复杂可编程逻辑器件2.1CPLD概述

目前，生产CPLD器件的著名公司主要有美国的Altera、AMD、Lattice、Cypress和Xilinx等公司。

CPLD的产品多种多样，器件的结构也有很大的差异，但大多数公司的CPLD仍使用基于乘积项的阵列型单元结构。例如，Altera公司的MAX系列CPLD产品、Xilinx公司和Lattice公司的CPLD产品都采用可编程乘积项阵列结构。

3EDA技术与数字系统设计第2章复杂可编程逻辑器件2.1CPLD概述目第2章复杂可编程逻辑器件2.1CPLD概述

基于乘积项阵列型CPLD的组成：

●

可编程内部连线

●

逻辑块

●

I/O单元

4EDA技术与数字系统设计第2章复杂可编程逻辑器件2.1CPLD概述基第2章复杂可编程逻辑器件●

可编程内部连线

为各逻辑块之间，以及逻辑块和I/O单元之间提供互连网络，实现信号连线。包括实现乘积项的与阵列、乘积项分配和逻辑宏单元等，用于实现各种逻辑功能。

用于实现信号从器件输出，以及为输入信号提供输入通道。通常具有输入、输出和双向I/O模式。

●

逻辑块●

I/O单元

5EDA技术与数字系统设计第2章复杂可编程逻辑器件●可编程内部连线为各逻辑第2章复杂可编程逻辑器件2.2Lattice公司的CPLD

Lattice公司是世界上最早生产PLD器件和首先推出ISP技术的公司。

该公司将ISP技术与E2CMOS相结合，生产了多种高性能的CPLD产品，主要有ispLSI和ispMACH两大系列。该公司除了生产CPLD和FPGA器件外，还开发了在系统可编程模拟器件（ispPAC），是世界上第三大可编程器件的供应商。

6EDA技术与数字系统设计第2章复杂可编程逻辑器件2.2Lattice公司的CP第2章复杂可编程逻辑器件

ispLSI系列的CPLD是一种在系统可编程逻辑器件（ISPLD），它采用E2CMOS工艺，具有集成度高、功耗低、擦除和编程时间短等特点，并且在系统编程次数可在10000次以上。

在系统可编程（ISP）是指编程器件可直接安装在用户自己设计的系统电路板上，通过计算机的并行接口和专用的编程电缆，对器件进行直接编程，并且可以反复编程，从而使器件具有用户所需要的逻辑功能。

2.2.1ispLSI器件简介7EDA技术与数字系统设计第2章复杂可编程逻辑器件ispLSI系列的CPLD第2章复杂可编程逻辑器件

ispLSI器件分为六个系列，分别为：

●

ispLSI1000系列

●

ispLSI2000系列

●

ispLSI3000系列

●

ispLSI5000系列

●

ispLSI6000系列

●

ispLSI8000系列2.2.1ispLSI器件简介

为通用系列，内部约有2000～8000个PLD等效门，适用于高速编码、总线管理、LAN或DMA控制等。为高速系列，内部约有1000～6000个PLD等效门，有较多I/O端口，适用于高速计数、定时及高速RISC/CISC微处理器的接口。为高性能、高密度器件，其集成度达8000～14000个PLD等效门，可容纳规模较大的逻辑系统，适用于数字信号处理、图形处理、数据加密、解密和压缩等。

为超宽输入高密度器件，其基本结构与ispLSI3000系列类似。

密度更高、结构更加复杂，集成密度可达25000个PLD等效门，内部提供了存储器、寄存器和计数器等子模块，可容纳大规模的逻辑系统，适用的范围更加广泛。

为超高密度系列，是最新推出的多寄存器超大结构器件，其规模为25

000～43

750个PLD等效门。

8EDA技术与数字系统设计第2章复杂可编程逻辑器件ispLSI器件分为六个系第2章复杂可编程逻辑器件

ispLSI系列CPLD的特点如下：

①

采用乘积项阵列结构；

②

采用先进的ISP技术,能重复编程擦写上万次；③

具有加密功能。2.2.1ispLSI器件简介9EDA技术与数字系统设计第2章复杂可编程逻辑器件ispLSI系列CPLD的第2章复杂可编程逻辑器件2.2.2

ispLSI器件的结构1.ispLSI1016的结构10EDA技术与数字系统设计第2章复杂可编程逻辑器件2.2.2ispLSI器件的结第2章复杂可编程逻辑器件1.ispLSI1016的结构

ispLSI1016是由2个宏块（Megablock）、1个全局布线区（GRP）、32个I/O单元、1个时钟分配网络，以及在系统编程控制逻辑等组成。

每个宏块中包括8个通用逻辑块（GLB）、1个输出布线区（ORP）、1个16位输入总线和18个引脚，其中16个为I/O引脚，2个为专用输入引脚。

时钟信号（Y0～Y2）经时钟分配网络分配后,产生5个时钟信号,作为GLB的全局时钟和I/O单元的时钟。

、SDI、SDO、MODE和SCLK。ispEN

编程引脚共有5个，分别为11EDA技术与数字系统设计第2章复杂可编程逻辑器件1.ispLSI1016的结构第2章复杂可编程逻辑器件2.通用逻辑块（GLB）的结构

通用逻辑块（GLB，GenericLogicBlock）是整个器件的逻辑核心。

组成：与阵列乘积项共享阵列PTSA输出逻辑宏单元OLMC控制电路

12EDA技术与数字系统设计第2章复杂可编程逻辑器件2.通用逻辑块（GLB）的结构第2章复杂可编程逻辑器件与阵列乘积项共享阵列输出逻辑宏单元控制电路0

1

23

4567

891011121314151617来自全局布线区的输入专用输入012345678910111213141516171819Q3Q2Q1Q0至全局布线区或输出布线区乘积项复位全局复位CLK0CLK1CLK2乘积项时钟乘积项输出使能控制功能至输出使能多路选择器13EDA技术与数字系统设计第2章复杂可编程逻辑器件与阵列乘积项输出逻辑控制电路0第2章复杂可编程逻辑器件2.通用逻辑块（GLB）的结构

PTSA可构成几种不同配置模式：●标准配置

●高速旁路配置

●异或配置

●单乘积项配置

●多重混合配置

14EDA技术与数字系统设计第2章复杂可编程逻辑器件2.通用逻辑块（GLB）的结构第2章复杂可编程逻辑器件（1）标准配置PTSA的4个或门输入按4、4、5、7配置，而PTSA的4个输出，通过编程可以共享4个或门输出的1个或多个，以满足各种逻辑功能的需要。15EDA技术与数字系统设计第2章复杂可编程逻辑器件（1）标准配置PTSA的4第2章复杂可编程逻辑器件（2）高速旁路配置

PTSA的4个或门均按4输入配置，而或门的输出直接与逻辑宏单元的输入连接。此时的乘积项12、17、18、19不与或门连接。16EDA技术与数字系统设计第2章复杂可编程逻辑器件（2）高速旁路配置PTS第2章复杂可编程逻辑器件（3）异或配置

4个或门输入按3、3、4、6配置，其输出通过共享阵列产生4个输出，分别接到OLMC中异或门的1个输入端，而乘积项0、4、8、13不再作为各或门第一乘积项的输入，而是直接输出到各自的OLMC中，作为异或门的另一个输入，形成异或配置。

334617EDA技术与数字系统设计第2章复杂可编程逻辑器件（3）异或配置4个或门输第2章复杂可编程逻辑器件（4）单乘积项配置乘积项0、4、8、13分别跨越各自的或门和PTSA，通过异或门直接连接输出逻辑宏单元，异或门的另一输入端接地。

采用这种模式可获得最快的信号传递速度。

334618EDA技术与数字系统设计第2章复杂可编程逻辑器件（4）单乘积项配置乘积项第2章复杂可编程逻辑器件（5）多重混合配置

在同一个GLB中，4个输出既可以采用相同的配置模式，也可以采用不相同的配置模式。

若每个输出都独立地配置成上述4种模式之一，可形成多重混合配置。

343+4乘积项异或4乘积项旁路单乘积项4+7乘积项共享19EDA技术与数字系统设计第2章复杂可编程逻辑器件（5）多重混合配置在同一第2章复杂可编程逻辑器件

全局布线区（GRP，GlobalRoutingPool）位于芯片的中心，是ispLSI中的一种专用内部互连结构。作用：将GLB的输出信号或I/O单元的输入信号与GLB的输入端连接。

特点：互连延时可预知。3.全局布线区

20EDA技术与数字系统设计第2章复杂可编程逻辑器件全局布线区（GRP，Glo第2章复杂可编程逻辑器件

I/O单元称为输入/输出单元。它是器件外部封装引脚与内部信号之间的接口电路。

4.

I/O单元结构F1输出允许选择器F2输出选择器F3输出极性选择器F4输入选择器F5时钟选择器

F6时钟极性选择器

F7输入寄存器

21EDA技术与数字系统设计第2章复杂可编程逻辑器件I/O单元称为输入/输出单第2章复杂可编程逻辑器件4.

I/O单元结构

通过对可编程单元F1～F7的8个编程点的编程，可使I/O单元配置为几种不同的组态：

输入组态

PinD

QI/O单元时钟寄存输入

输出组态

Pin缓冲输出

Pin反向缓冲输出

双向I/O组态Pin三态缓冲输出

I/OPinDQI/O单元时钟带有寄存器输入的双向I/O端

I/OPin双向I/O端

缓冲输入

PinD

QLEI/O单元时钟锁存输入Pin22EDA技术与数字系统设计第2章复杂可编程逻辑器件4.I/O单元结构通第2章复杂可编程逻辑器件5.宏块结构在ispLSI1016器件中，有两个宏块，每个宏块包括8个通用逻辑块（GLB）、16位输入总线、1个输出布线区（ORP）、16个I/O单元、2个专用输入（IN0、IN1）和1个公用乘积项OE。23EDA技术与数字系统设计第2章复杂可编程逻辑器件5.宏块结构在isp第2章复杂可编程逻辑器件输出布线区（ORP）：输出布线区24EDA技术与数字系统设计第2章复杂可编程逻辑器件输出布线区（ORP）：输24EDA第2章复杂可编程逻辑器件OE控制：

25EDA技术与数字系统设计第2章复杂可编程逻辑器件OE控制：25EDA技术与数字系第2章复杂可编程逻辑器件6.时钟分配网络作为GLB时钟作为I/O单元的时钟专用系统时钟输入26EDA技术与数字系统设计第2章复杂可编程逻辑器件6.时钟分配网络作为GLB时第2章复杂可编程逻辑器件2.3Altera公司的CPLD

Altera公司生产的PLD器件主要有：CPLD●

Classic系列

●

MAX系列

●

FLEX系列

●

ACEX系列

●

APEX系列

●

Mercury系列

●

Excalibur系列

●

Stratix系列

●

Cyclone系列FPGA27EDA技术与数字系统设计第2章复杂可编程逻辑器件2.3Altera公司的CPL第2章复杂可编程逻辑器件

MAX系列产品采用乘积项阵列结构，分为：●

MAX9000系列

●

MAX7000系列

●

MAX5000系列

●

MAX3000A系列

2.3.1

MAX器件简介器件系列

逻辑单元结构

互连结构

编程工艺

用户I/O引脚

可用门

MAX9000乘积项

连续式

EEPROM168~2166000~12000MAX7000乘积项

连续式

EEPROM36~212600~10000MAX5000乘积项

连续式

EPROM28~100600~3750MAX3000A乘积项

连续式

EEPROM34~158600~500028EDA技术与数字系统设计第2章复杂可编程逻辑器件MAX系列产品采用乘积项阵第2章复杂可编程逻辑器件

MAX7000S采用第二代的MAX结构，组成：●逻辑阵列块LAB

●可编程连线阵列PIA

●

I/O控制块

2.3.2

MAX7000S器件的结构和原理宏单元MC

扩展乘积项EPT29EDA技术与数字系统设计第2章复杂可编程逻辑器件MAX7000S采用第二代第2章复杂可编程逻辑器件MAX7000S的结构：PIA30EDA技术与数字系统设计第2章复杂可编程逻辑器件MAX7000S的结构：PIA3第2章复杂可编程逻辑器件1.逻辑阵列块

每个LAB由16个宏单元组成，并与各自对应的I/O控制块相连接，各LAB之间的连接通过可编程连线阵列和全局总线实现。

LAB包括以下输入信号：

①

来自PIA的36个通用逻辑输入信号；

②用于辅助寄存器功能的全局控制信号；③

从I/O引脚到寄存器的直接输入信号。31EDA技术与数字系统设计第2章复杂可编程逻辑器件1.逻辑阵列块每个LA第2章复杂可编程逻辑器件2.宏单元MC

MC用来实现各种具体的逻辑功能，可以独立地配置成组合逻辑或时序逻辑。

组成：逻辑阵列乘积项选择矩阵扩展乘积项可编程寄存器多路选择器32EDA技术与数字系统设计第2章复杂可编程逻辑器件2.宏单元MCMC用第2章复杂可编程逻辑器件宏单元结构：33EDA技术与数字系统设计第2章复杂可编程逻辑器件宏单元结构：33EDA技术与数字第2章复杂可编程逻辑器件（1）逻辑阵列和乘积项选择矩阵

用来实现宏单元的组合逻辑函数。

逻辑阵列：组成与阵列，为乘积项选择矩阵提供5个乘积项。

乘积项选择矩阵：用来实现5个乘积项的逻辑函数，或将这5个乘积项作为可编程寄存器的控制信号，实现寄存器的复位、置位、时钟输入和时钟使能等功能。34EDA技术与数字系统设计第2章复杂可编程逻辑器件（1）逻辑阵列和乘积项选择矩阵第2章复杂可编程逻辑器件（2）扩展乘积项EPT

EPT包括共享扩展项和并联扩展项两部分，用来补充宏单元的逻辑资源。共享扩展项：每个LAB有16个共享扩展项，这些扩展项是由每个宏单元提供一个未使用的乘积项,并将它们反相后反馈到相应的逻辑阵列中，进行集中使用，实现逻辑资源共享。

采用共享扩展后，每个扩展乘积项都可以被LAB中的任何一个宏单元或全部宏单元使用和共享，从而可以实现更为复杂的逻辑函数。35EDA技术与数字系统设计第2章复杂可编程逻辑器件（2）扩展乘积项EPT第2章复杂可编程逻辑器件共享扩展项的结构：来自PIA的36个信号16个共享扩展乘积项宏单元乘积项逻辑宏单元乘积项逻辑36EDA技术与数字系统设计第2章复杂可编程逻辑器件共享扩展项的结构：来自PIA的1第2章复杂可编程逻辑器件（2）扩展乘积项EPT

EPT包括共享扩展项和并联扩展项两部分，用来补充宏单元的逻辑资源。并联扩展项：是一些宏单元中未使用的乘积项，将这些乘积项直接分配到邻近的宏单元中，以实现逻辑资源共享,完成快速复杂的逻辑函数。

并联扩展项允许多达20个乘积项直接馈送到宏单元的或逻辑，其中5个乘积项是由宏单元自身提供的,其余的15个为并联扩展项，由LAB中邻近的宏单元提供。37EDA技术与数字系统设计第2章复杂可编程逻辑器件（2）扩展乘积项EPT第2章复杂可编程逻辑器件并联扩展项的结构：宏单元乘积项逻辑来自PIA的36个信号16个共享扩展乘积项置位信号时钟信号复位信号宏单元乘积项逻辑置位信号时钟信号复位信号来自上一个宏单元至下一个宏单元38EDA技术与数字系统设计第2章复杂可编程逻辑器件并联扩展项的结构：宏单元来自PI第2章复杂可编程逻辑器件（3）可编程寄存器可编程寄存器由每个宏单元中的触发器组成。通过编程可完成时钟控制的D、JK、T或RS触发器。时钟方式：

①

采用全局时钟信号（GCLK1、GCLK2）；②

采用全局时钟信号，由高电平有效的时钟使能信号进行控制；③

采用乘积项提供时钟信号。

39EDA技术与数字系统设计第2章复杂可编程逻辑器件（3）可编程寄存器可编程第2章复杂可编程逻辑器件（4）多路选择器

宏单元中的多路选择器包括：●

复位信号选择器M1●

时钟/使能信号选择器M2●

快速输入选择器M3●

旁路选择器M4用来选择触发器的复位信号。用来实现触发器时钟方式的控制。用来选择触发器的数据输入信号。

用来选择宏单元输出逻辑的方式。40EDA技术与数字系统设计第2章复杂可编程逻辑器件（4）多路选择器宏单元中第2章复杂可编程逻辑器件3.可编程连线阵列PIA

PIA是一个可编程的布线通道，用来实现各LAB之间的连接。至LABPIA信号41EDA技术与数字系统设计第2章复杂可编程逻辑器件3.可编程连线阵列PIA第2章复杂可编程逻辑器件4.I/O控制块

I/O控制块是器件外部封装引脚与内部信号之间的一个接口电路，由一个三态缓冲器和使能信号选择器组成。

当选择三态缓冲器的使能端接地时，I/O引脚作为专用输入引脚使用。

当选择电源VCC为使能信号时,I/O引脚为输出方式。当选择全局输出使能信号时，I/O引脚为双向工作方式。42EDA技术与数字系统设计第2章复杂可编程逻辑器件4.I/O控制块I/O第2章复杂可编程逻辑器件2.1CPLD概述2.2

Lattice公司的CPLD

2.3

Altera公司的CPLD

43EDA技术与数字系统设计第2章复杂可编程逻辑器件2.1CPLD概述1EDA第2章复杂可编程逻辑器件2.1CPLD概述

复杂可编程逻辑器件（CPLD）是在EPLD的基础上改进而发展起来的，它采用EEPROM工艺，具有高密度、高速度和低功耗等优点。

与EPLD相比，CPLD增加了内部连线，并对逻辑宏单元和I/O单元做了重大改进，从而改善了系统的性能，提高了器件的集成度。尤其是在CPLD中引入在系统编程（ISP）技术后，使CPLD的应用更加方便灵活，深受设计人员的青睐，现已成为电子系统设计的首选器件之一。44EDA技术与数字系统设计第2章复杂可编程逻辑器件2.1CPLD概述复第2章复杂可编程逻辑器件2.1CPLD概述

目前，生产CPLD器件的著名公司主要有美国的Altera、AMD、Lattice、Cypress和Xilinx等公司。

CPLD的产品多种多样，器件的结构也有很大的差异，但大多数公司的CPLD仍使用基于乘积项的阵列型单元结构。例如，Altera公司的MAX系列CPLD产品、Xilinx公司和Lattice公司的CPLD产品都采用可编程乘积项阵列结构。

45EDA技术与数字系统设计第2章复杂可编程逻辑器件2.1CPLD概述目第2章复杂可编程逻辑器件2.1CPLD概述

基于乘积项阵列型CPLD的组成：

●

可编程内部连线

●

逻辑块

●

I/O单元

46EDA技术与数字系统设计第2章复杂可编程逻辑器件2.1CPLD概述基第2章复杂可编程逻辑器件●

可编程内部连线

为各逻辑块之间，以及逻辑块和I/O单元之间提供互连网络，实现信号连线。包括实现乘积项的与阵列、乘积项分配和逻辑宏单元等，用于实现各种逻辑功能。

用于实现信号从器件输出，以及为输入信号提供输入通道。通常具有输入、输出和双向I/O模式。

●

逻辑块●

I/O单元

47EDA技术与数字系统设计第2章复杂可编程逻辑器件●可编程内部连线为各逻辑第2章复杂可编程逻辑器件2.2Lattice公司的CPLD

Lattice公司是世界上最早生产PLD器件和首先推出ISP技术的公司。

该公司将ISP技术与E2CMOS相结合，生产了多种高性能的CPLD产品，主要有ispLSI和ispMACH两大系列。该公司除了生产CPLD和FPGA器件外，还开发了在系统可编程模拟器件（ispPAC），是世界上第三大可编程器件的供应商。

48EDA技术与数字系统设计第2章复杂可编程逻辑器件2.2Lattice公司的CP第2章复杂可编程逻辑器件

ispLSI系列的CPLD是一种在系统可编程逻辑器件（ISPLD），它采用E2CMOS工艺，具有集成度高、功耗低、擦除和编程时间短等特点，并且在系统编程次数可在10000次以上。

在系统可编程（ISP）是指编程器件可直接安装在用户自己设计的系统电路板上，通过计算机的并行接口和专用的编程电缆，对器件进行直接编程，并且可以反复编程，从而使器件具有用户所需要的逻辑功能。

2.2.1ispLSI器件简介49EDA技术与数字系统设计第2章复杂可编程逻辑器件ispLSI系列的CPLD第2章复杂可编程逻辑器件

ispLSI器件分为六个系列，分别为：

●

ispLSI1000系列

●

ispLSI2000系列

●

ispLSI3000系列

●

ispLSI5000系列

●

ispLSI6000系列

●

ispLSI8000系列2.2.1ispLSI器件简介

为通用系列，内部约有2000～8000个PLD等效门，适用于高速编码、总线管理、LAN或DMA控制等。为高速系列，内部约有1000～6000个PLD等效门，有较多I/O端口，适用于高速计数、定时及高速RISC/CISC微处理器的接口。为高性能、高密度器件，其集成度达8000～14000个PLD等效门，可容纳规模较大的逻辑系统，适用于数字信号处理、图形处理、数据加密、解密和压缩等。

为超宽输入高密度器件，其基本结构与ispLSI3000系列类似。

密度更高、结构更加复杂，集成密度可达25000个PLD等效门，内部提供了存储器、寄存器和计数器等子模块，可容纳大规模的逻辑系统，适用的范围更加广泛。

为超高密度系列，是最新推出的多寄存器超大结构器件，其规模为25

000～43

750个PLD等效门。

50EDA技术与数字系统设计第2章复杂可编程逻辑器件ispLSI器件分为六个系第2章复杂可编程逻辑器件

ispLSI系列CPLD的特点如下：

①

采用乘积项阵列结构；

②

采用先进的ISP技术,能重复编程擦写上万次；③

具有加密功能。2.2.1ispLSI器件简介51EDA技术与数字系统设计第2章复杂可编程逻辑器件ispLSI系列CPLD的第2章复杂可编程逻辑器件2.2.2

ispLSI器件的结构1.ispLSI1016的结构52EDA技术与数字系统设计第2章复杂可编程逻辑器件2.2.2ispLSI器件的结第2章复杂可编程逻辑器件1.ispLSI1016的结构

ispLSI1016是由2个宏块（Megablock）、1个全局布线区（GRP）、32个I/O单元、1个时钟分配网络，以及在系统编程控制逻辑等组成。

每个宏块中包括8个通用逻辑块（GLB）、1个输出布线区（ORP）、1个16位输入总线和18个引脚，其中16个为I/O引脚，2个为专用输入引脚。

时钟信号（Y0～Y2）经时钟分配网络分配后,产生5个时钟信号,作为GLB的全局时钟和I/O单元的时钟。

、SDI、SDO、MODE和SCLK。ispEN

编程引脚共有5个，分别为53EDA技术与数字系统设计第2章复杂可编程逻辑器件1.ispLSI1016的结构第2章复杂可编程逻辑器件2.通用逻辑块（GLB）的结构

通用逻辑块（GLB，GenericLogicBlock）是整个器件的逻辑核心。

组成：与阵列乘积项共享阵列PTSA输出逻辑宏单元OLMC控制电路

54EDA技术与数字系统设计第2章复杂可编程逻辑器件2.通用逻辑块（GLB）的结构第2章复杂可编程逻辑器件与阵列乘积项共享阵列输出逻辑宏单元控制电路0

1

23

4567

891011121314151617来自全局布线区的输入专用输入012345678910111213141516171819Q3Q2Q1Q0至全局布线区或输出布线区乘积项复位全局复位CLK0CLK1CLK2乘积项时钟乘积项输出使能控制功能至输出使能多路选择器55EDA技术与数字系统设计第2章复杂可编程逻辑器件与阵列乘积项输出逻辑控制电路0第2章复杂可编程逻辑器件2.通用逻辑块（GLB）的结构

PTSA可构成几种不同配置模式：●标准配置

●高速旁路配置

●异或配置

●单乘积项配置

●多重混合配置

56EDA技术与数字系统设计第2章复杂可编程逻辑器件2.通用逻辑块（GLB）的结构第2章复杂可编程逻辑器件（1）标准配置PTSA的4个或门输入按4、4、5、7配置，而PTSA的4个输出，通过编程可以共享4个或门输出的1个或多个，以满足各种逻辑功能的需要。57EDA技术与数字系统设计第2章复杂可编程逻辑器件（1）标准配置PTSA的4第2章复杂可编程逻辑器件（2）高速旁路配置

PTSA的4个或门均按4输入配置，而或门的输出直接与逻辑宏单元的输入连接。此时的乘积项12、17、18、19不与或门连接。58EDA技术与数字系统设计第2章复杂可编程逻辑器件（2）高速旁路配置PTS第2章复杂可编程逻辑器件（3）异或配置

4个或门输入按3、3、4、6配置，其输出通过共享阵列产生4个输出，分别接到OLMC中异或门的1个输入端，而乘积项0、4、8、13不再作为各或门第一乘积项的输入，而是直接输出到各自的OLMC中，作为异或门的另一个输入，形成异或配置。

334659EDA技术与数字系统设计第2章复杂可编程逻辑器件（3）异或配置4个或门输第2章复杂可编程逻辑器件（4）单乘积项配置乘积项0、4、8、13分别跨越各自的或门和PTSA，通过异或门直接连接输出逻辑宏单元，异或门的另一输入端接地。

采用这种模式可获得最快的信号传递速度。

334660EDA技术与数字系统设计第2章复杂可编程逻辑器件（4）单乘积项配置乘积项第2章复杂可编程逻辑器件（5）多重混合配置

在同一个GLB中，4个输出既可以采用相同的配置模式，也可以采用不相同的配置模式。

若每个输出都独立地配置成上述4种模式之一，可形成多重混合配置。

343+4乘积项异或4乘积项旁路单乘积项4+7乘积项共享61EDA技术与数字系统设计第2章复杂可编程逻辑器件（5）多重混合配置在同一第2章复杂可编程逻辑器件

全局布线区（GRP，GlobalRoutingPool）位于芯片的中心，是ispLSI中的一种专用内部互连结构。作用：将GLB的输出信号或I/O单元的输入信号与GLB的输入端连接。

特点：互连延时可预知。3.全局布线区

62EDA技术与数字系统设计第2章复杂可编程逻辑器件全局布线区（GRP，Glo第2章复杂可编程逻辑器件

I/O单元称为输入/输出单元。它是器件外部封装引脚与内部信号之间的接口电路。

4.

I/O单元结构F1输出允许选择器F2输出选择器F3输出极性选择器F4输入选择器F5时钟选择器

F6时钟极性选择器

F7输入寄存器

63EDA技术与数字系统设计第2章复杂可编程逻辑器件I/O单元称为输入/输出单第2章复杂可编程逻辑器件4.

I/O单元结构

通过对可编程单元F1～F7的8个编程点的编程，可使I/O单元配置为几种不同的组态：

输入组态

PinD

QI/O单元时钟寄存输入

输出组态

Pin缓冲输出

Pin反向缓冲输出

双向I/O组态Pin三态缓冲输出

I/OPinDQI/O单元时钟带有寄存器输入的双向I/O端

I/OPin双向I/O端

缓冲输入

PinD

QLEI/O单元时钟锁存输入Pin64EDA技术与数字系统设计第2章复杂可编程逻辑器件4.I/O单元结构通第2章复杂可编程逻辑器件5.宏块结构在ispLSI1016器件中，有两个宏块，每个宏块包括8个通用逻辑块（GLB）、16位输入总线、1个输出布线区（ORP）、16个I/O单元、2个专用输入（IN0、IN1）和1个公用乘积项OE。65EDA技术与数字系统设计第2章复杂可编程逻辑器件5.宏块结构在isp第2章复杂可编程逻辑器件输出布线区（ORP）：输出布线区66EDA技术与数字系统设计第2章复杂可编程逻辑器件输出布线区（ORP）：输24EDA第2章复杂可编程逻辑器件OE控制：

67EDA技术与数字系统设计第2章复杂可编程逻辑器件OE控制：25EDA技术与数字系第2章复杂可编程逻辑器件6.时钟分配网络作为GLB时钟作为I/O单元的时钟专用系统时钟输入68EDA技术与数字系统设计第2章复杂可编程逻辑器件6.时钟分配网络作为GLB时第2章复杂可编程逻辑器件2.3Altera公司的CPLD

Altera公司生产的PLD器件主要有：CPLD●

Classic系列

●

MAX系列

●

FLEX系列

●

ACEX系列

●

APEX系列

●

Mercury系列

●

Excalibur系列

●

Stratix系列

●

Cyclone系列FPGA69EDA技术与数字系统设计第2章复杂可编程逻辑器件2.3Altera公司的CPL第2章复杂可编程逻辑器件

MAX系列产品采用乘积项阵列结构，分为：●

MAX9000系列

●

MAX7000系列

●

MAX5000系列

●

MAX3000A系列

2.3.1

MAX器件简介器件系列

逻辑单元结构

互连结构

编程工艺

用户I/O引脚

可用门

MAX9000乘积项

连续式

EEPROM168~2166000~12000MAX7000乘积项

连续式

EEPROM36~212600~10000MAX5000乘积项

连续式

EPROM28~100600~3750MAX3000A乘积项

连续式

EEPROM34~158600~500070EDA技术与数字系统设计第2章复杂可编程逻辑器件MAX系列产品采用乘积项阵第2章复杂可编程逻辑器件

MAX7000S采用第二代的MAX结构，组成：●逻辑阵列块LAB

●可编程连线阵列PIA

●

I/O控制块

2.3.2

MAX7000S器件的结构和原理宏单元MC

扩展乘积项EPT71EDA技术与数字系统设计第2章复杂可编程逻辑器件MAX7000S采用第二代第2章复杂可编程逻辑器件MAX7000S的结构：PIA72EDA技术与数字系统设计第2章复杂可编程逻辑器件MAX7000S的结构：PIA3第2章复杂可编程逻辑器件1.逻辑阵列块

每个LAB由16个宏单元组成，并与各自对应的I/O控制块相连接，各LAB之间的连接通过可编程连线阵列和全局总线实现。

LAB包括以下输入信号：

①

来自PIA的36个通用逻辑输入信号；

②用于辅助寄存器功能的全局控制信号；③

从I/O引脚到寄存器的直接输入信号。73EDA技术与数字系统设计第2章复杂可编程逻辑器件1.逻辑阵列块每个LA第2章复杂可编程逻辑器件2.宏单元MC

MC用来实现各种具体的逻辑功能，可以独立地配置成组合逻辑或时序逻辑。

组成：逻辑阵列乘积项选择矩阵扩展乘积项可编程寄存器多路选择器74EDA技术与数字系统设计第2章复杂可编程逻辑器件2.宏单元MCMC用第2章复杂可编程逻辑器件宏单元结构：75EDA技术与数字系统设计第2章复杂可编程逻辑器件宏单元结构：33EDA技术与数字第2章复杂可编程逻辑器件（1）逻辑阵列和乘积项选择矩阵

用来实现宏单元的组合逻辑函数。

逻辑阵列：组成与阵列，为