大数-5.4时序单元电路

1第5章数字集成电路基本模块5.3时序单元电路2时序单元电路时序逻辑双稳态电路RS锁存器/触发器D锁存器/触发器动态时序单元3时序逻辑电路时序逻辑电路的输出不仅与当前的输入变量有关，还与系统原来的状态有关，必须有存储部件用来记忆电路前一时刻的工作状态输出方程

状态方程4时序特性clockInOutdatastableoutputstableoutputstabletimetimetimeclockDQInOuttsutholdtc-q5数字系统的时序约束CombinationalLogicclockOutputsStateRegistersNextStateCurrentStateInputsTtc-q+tplogic+tsuT(clockperiod)6例题模块最大延迟时间(ps)Adder600ResultMux60EarlyBypassMux100MiddleBypassMux80LateBypassMux752mmwire100Itanium处理器的算术逻辑单元的结构图,如果触发器的建立时间为65ps,clk到输出Q的延迟时间为50ps,而其他组合逻辑的延迟时间如表1中所示,则请计算该ALU可以正确工作的最小时钟周期是多少?

7多电压/多阈值技术决定系统最小时钟周期的关键路径8多电压/多阈值技术关键路径：高电压/低阈值非关键路径：低电压/高阈值9时序单元电路时序逻辑双稳态电路RS锁存器/触发器D锁存器/触发器动态时序单元10双稳态电路电路结构:两个反相器输入、输出交叉耦合

两个稳定工作点

A、B

一个亚稳态

C11双稳态电路从亚稳态向稳定工作点转换的过程，可以看作一个接近转换电平的初始信号经过一定级数的反相器链传递，变为合格的逻辑电平双稳态电路所处的状态是随机的，无法控制配上输入控制电路，可构成各种锁存器/触发器12时序单元电路时序逻辑双稳态电路RS锁存器/触发器D锁存器/触发器动态时序单元13R-S锁存器R-S锁存器真值表SRQ(n+1)工作状态00Q(n)保持010复位101置位110不允许14R-S锁存器-输出不定态R和S同时有效（为1），输出状态不确定SRQ(n+1)工作状态00Q(n)保持010复位101置位110不允许15R-S锁存器瞬态分析节点电容：16R-S锁存器用与非门构成的R-S锁存器置位/复位：低电平有效也有不定态问题：R/S同时有效17时钟同步R-S锁存器时钟同步的R-S锁存器同步时钟信号ck

ck=0

，保持ck=1，求值问题：ck=1期间输出一直随输入信号变化（空翻），功耗浪费，使用不方便不定态问题还存在18R-S触发器主-从R-S触发器：两相相反时钟控制2个锁存器ck=1

主锁存器求值从锁存器保持ck=0主锁存器保持从锁存器求值19R-S触发器

R-S锁存器和触发器的比较

解决了空翻问题仍然有不定态，解决不定态，可以采用D触发器，JK触发器ck=1

主锁存器求值从锁存器保持ck=0主锁存器保持从锁存器求值20时序单元电路时序逻辑双稳态电路RS锁存器/触发器D锁存器/触发器动态时序单元21D锁存器在R-S锁存器的基础上构成D锁存器：ck=0，数据保持（锁存器不透明）ck=1，数据求值（锁存器透明）没有RS锁存器的不定态问题电平敏感，有空翻22D锁存器ck=0，不透明ck=1，透明CMOS传输门和反相器构成的D锁存器

ck=0，TG1截止，TG2导通,保持ck=1，TG1导通，TG2截止,求值23D触发器主-从D触发器数据建立时间

24D触发器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclk25D触发器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmastertransparentslaveholdmasterholdslavetransparent26D触发器的时序特性分析方便起见，假设反相器和传输门的延迟时间表示为：tpd_inv

和tpd_tx,并且时钟反相器的延迟时间为0建立时间-时钟clk有效沿之前，数据D需要稳定的时间

延迟时间-图中信号从QX

到Q的时间3*tpd_inv+tpd_txtpd_inv+tpd_txQX27D触发器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclk28建立时间仿真过程VoltsTime(ns)DclkQQMI2outtsetup=0.21nsworkscorrectly29Set-upTimeVoltsTime(ns)DclkQQMI2outtsetup=0.20nsfails30传输延迟仿真VoltsTime(ns)tc-q(LH)=160psectc-q(HL)=180psectc-q(LH)tc-q(HL)DclkQ31D锁存器和D触发器带有直接置位和直接复位的主-从D触发器1）异步置位SD

异步复位RD2）输出有反相器3）减小输出的延迟32LatchesvsFlipflops锁存器时钟电平敏感电路–

时钟有效电平期间透明对于高电平敏感锁存器，时钟下降沿采样数据，时钟低电平期间保持数据触发器时钟沿敏感电路-在时钟的跳变沿采样输入信号时钟上升沿触发:01

时钟下降沿触发:10一般由主从结构锁存器组成33时序单元电路时序逻辑双稳态电路RS锁存器/触发器D锁存器/触发器动态时序单元34StaticvsDynamicStorage静态存储只要有电源供电就可以保持数据交叉耦合反相器保存数据动态存储利用寄生电容上的电荷保持数据一般只能维持较短时间(milliseconds)－可靠性差同静态存储相比，结构简单，速度快35DynamicETFlipflopT1T2I1I2QQMDC1C2!clkclkclk!clk!clkclkmasterslave36时钟交叠引起竞争问题T1T2I1I2QQMDC1C2!clkclkclk!clk!clkclk0-0overlapracecondition1-1overlapracecondition37D锁存器和D触发器真