计算机组成原理实验课件

计算机组成原理实验实验一系统认识实验计算机操作过程通过输入设备接受程序和数据信息，并传送到存储器通过控制器分析程序，并将数据信息读取到运算器进行处理通过输出设备输出程序处理的结果控制器指挥计算机内部所有部件的活动计算机内部信息流数据流：原始数据，中间结果，程序控制流：控制各设备动作实验一系统认识实验数字计算机结构图实验一系统认识实验计算机系统层次结构机器语言级汇编语言级高级语言级用户程序级硬件级软硬件分界面对应机器指令的助记符接近自然语言运行应用软件实验一系统认识实验软硬件的逻辑等价性硬件实现：速度快，所需硬件成本高，功能变更周期长软件实现：速度慢，不需要硬件成本，功能容易修改实验一系统认识实验实验设备-西安唐都TDN-CM++电源开关信号源时序电路运算器微控制器逻辑译码寄存器地址寄存器指令寄存器总线控制信号扩展总线主存输入输出开关指示灯实验一系统认识实验TDN-CM++单元式实验电路，可构造不同结构的原理性计算机对实验设计具有良好开放性数据线、地址线、控制线运算器、控制器微指令格式实时调试图形界面及在线检测功能多种输入输出方式及信号测量功能RS-232通信或开关输入实验一系统认识实验实验目的：搭建一个基本模型计算机建立对计算机组成及其原理的基本认识实验原理：简单模型计算机结构模型计算机指令：IN、ADD、OUT、JMP一条机器指令由一系列微指令完成微指令以二进制数形式存放于存储单元实验一系统认识实验实验报告要点：数字计算机结构原理图本系统的四条指令

INADDOUTJMP实验思考题实验小结实验二运算器实验各种复杂的运算处理最终可以分解为四则运算和基本逻辑运算，其中四则运算的核心是加法运算二进制加法器是算术逻辑部件（ALU）的核心实验二运算器实验集成逻辑芯片74LS181–4位ALU单元逻辑功能表实验二运算器实验实验2-1算术逻辑运算实验实验目的：了解运算器组成结构和原理掌握运算器的工作原理验证74LS181的逻辑组合功能实验二运算器实验实验原理：两片74LS181构成8位字长运算器74LS245三态门，控制输入输出操作ALU-B置低电平：输出运算结果SW-B置低电平：输入数据进入总线74LS273实现两个操作数的数据锁存LDDR1/LDDR2置高电平脉冲触发-T4总线灯（LED）显示总线上的数据181芯片总线灯输入单元181芯片245芯片273芯片273芯片实验二运算器实验实验步骤：SW-B低，ALU-B高，LDDR1高，LDDR2低INPUTDEVICE→DR1（65）SW-B低，ALU-B高，LDDR1低，LDDR2高INPUTDEVICE→DR2（A7）SW-B高，ALU-B低，LDDR1低，LDDR2低S3~S0、M置11111，总线灯显示DR1S3~S0、M置10101，总线灯显示DR2S3~S0、M、Cn置000000~111111，验证74LS181芯片逻辑功能实验二运算器实验实验2-2进位控制实验实验目的：带进位控制运算器结构和原理验证带进位控制运算器功能实验二运算器实验实验2-2接线图实验二运算器实验实验步骤：对DR1和DR2置数，方法同实验2-1SW-B高，ALU-B低，LDDR1低，LDDR2低CLR开关清零Cn高，AR低ALU-B低，S3~S1、M置10010（算术加法）KK2触发，观察进位标志灯CY至少做两次加法运算，验证进位控制的锁存状态（进位灯CY亮表示无进位）实验三控制器的组成程序计数器PC用于存放下一条指令的存储单元地址，它具有自动增量计数的功能指令寄存器IR用于存放正在执行或即将执行的指令指令译码器ID用于对IR中的指令进行译码，以确定IR中存放的是哪一条指令控制电路时序发生器负责产生时序脉冲信号在时序脉冲的同步下对有关的部件发出操作控制命令，以控制各个部件的动作中断处理及总线仲裁控制机构实验三时序控制信号CPU的工作过程就是执行指令的过程。指令是由一系列基本操作，即微操作组成指令中所包含的微操作要遵循一个时间表，即指令的时序(相当于作息时间表)指令时序的控制方式：控制器的重要功能是进行指令的时序控制指令中每个微操作要由对应的时序信号激发(启动)基本控制方式有同步和异步两种实验三时序控制方式同步控制：以时定序.每条指令和每个微操作的执行,都由时序信号(即CPU的基准时钟)来控制,一旦时序结束,操作也结束异步控制：以序定时.没有基准的时钟信号.一个微操作是用前一个微操作的结束信号启动的联合控制：是同、异步两种方式的结合,即把大部分操作安排在固定的机器周期,对某些时间难以确定的操作用应答方式进行对各种不同指令的微操作实行大部分统一,小部分区别对待的办法例如,对公共的取指操作用同步方式,对I/O操作用异步方式.实验三控制器实验微指令一个微周期所需的微命令集，二进制编码同时发出的控制信号所执行的一组微操作加法指令的执行可分为：取指、计算地址、取操作数和加法运算四步，每一步都由一组微操作实现。微程序若干条微指令的有序序列实验三控制器实验一段程序由一组指令组成一条指令由一个微程序实现一条微程序由一组微指令实现一条微指令由一组微操作实现实验三控制器实验实验目的：时序发生器组成原理微程序控制器组成原理微程序编写格式和运行实验原理：微程序控制器基本功能时序控制电路的工作方式和使用方法微程序控制电路状态微指令24位格式实验三控制器实验时序波形实验三控制器实验微指令格式：24位字长UA5~UA0为6位的后继地址.A,B,C为三个译码字段242322212019181716151413121110987654321S3S2S1S0MCnWEA9A8ABCuA5uA4uA3uA2uA1uA0实验三控制器实验A9A8=00时,Y0=0

A9A8=01时,Y1=0

A9A8=10时,Y2=0

A9A8=11时,Y3=0实验三控制器实验A字段151413选择000001LDRi010LDDR1011LDDR2100LDIR101LOAD110LDARB字段C字段121110选择000001RS–B010RD–B011RI–B100299–B101ALU–B110PC–B987选择000001P(1)010P(2)011P(3)100P(4)101AR110LDPC实验三控制器实验A字段151413选择000001LDRi010LDDR1011LDDR2100LDIR101LOAD110LDARLDR0=LDRi·(I1·I0=00),R0接收BUS数据LDR1=LDRi·(I1·I0=01),R1接收BUS数据LDR2=LDRi·(I1·I0=10),R2接收BUS数据LDDR1是运算单元的第一操作数存储单元DR1接收BUS数据LDDR2是运算单元的第二操作数存储单元DR2接收BUS数据LDIR是指令寄存器接收BUS数据LOAD+LDPC是PC接收BUS的数据LDPCPC增1LDAR是BUS送地址到地址寄存器AR实验三控制器实验C字段中的P(1)~P(4)为测试字，用于产生微地址分支987选择000001P(1)010P(2)011P(3)100P(4)101AR110LDPC实验三控制器实验实验3接线图实验三控制器实验实验步骤：对照微程序流程图和二进制代码表，理解微程序的编写格式连接实验线路观测并控制时序信号在“PROG”模式下写入微代码在“READ”模式下校验微代码在“RUN”模式下运行微代码（单步/连续）强置SE1~SE6端人为设置分支地址实验三控制器实验微程序流程图1实验三控制器实验微程序流程图2实验三控制器实验思考题试分析教材P65图4.4-5的微程序流程图中，标号为01，02，04，15，26的微指令的编写方式实验四存储器实验存储器是计算机信息存储和交换中心程序指令和数据都从存储器中获取是冯·诺依曼体系计算机的基本特征是计算机能够自动、连续、快速工作的基础输入/输出设备与存储器直接交换数据实验四存储器实验存储器分类内部存储器：容量小，速度快，CPU直接访问外部存储器：容量大，速度较慢，不能被CPU直接访问实验四存储器实验存储器分类随机存储器：存储单元可以被随机访问，存取时间与存储单元物理地址无关顺序存储器：只能按照某种顺序访问存储单元，存储时间与存储单元物理地址有关实验四存储器实验存储器分类光介质、磁介质和半导体存储器只读和读/写存储器永久和易失性存储器实验四存储器实验基本存储位元：存储1位二进制信号是一个可控制的双稳态触发器实验四存储器实验静态随机存储器存储体地址译码器单译码双译码控制逻辑读/写电路输入/输出电路实验四存储器实验静态随机存储器举例64行x64列的4096单元存储体地址译码器单译码：需要4096条地址选择线（2n）双译码：需要128条地址选择线（2*2n/2）单数据线：1位实验四存储器实验位扩展：地址线，片选线和读写线并联8K*1位--->8K*8位实验四存储器实验字扩展：地址线，数据线和读写线并联，片选选择16K*8位--->64K*8位实验四存储器实验实验目的静态随机存储器工作特性数据读写方法实验原理6116芯片（2K*8）的应用ADDRESSUNIT74LS273

进行地址锁存（LDAR/T3）INPUTUNIT74LS245

作为数据三态门（SW-B）实验四存储器实验实验步骤调节合适的T3节拍波形连接实验线路写存储器CE高，LDAR高，SW-B低INPUT地址，T3脉冲LDAR低，CE低，WE高，SW-B低INPUT数据，T3脉冲读存储器CE高，LDAR高，SW-B低INPUT地址，T3脉冲LDAR低，SW-B高，CE低，WE低观察数据总线灯输入地址输入数据输入地址读取数据实验四存储器实验实验4接线图实验五总线基本实验总线是计算机各部件进行数据传输的公共通路，是一组导线和相关的控制、驱动电路的集合总线是计算机系统各部件之间传输地址、数据和控制信息的通道各个部件都挂接在总线上同一时刻只能有一个部件占用总线发送信息，但可以有多个部件通过总线接收信息实验五总线基本实验按总线的层次结构分类CPU总线/前端总线（FSB）直接由CPU引脚引出的总线，例如，P4CPU与北桥之间的总线局部总线（出现在80386以后的微机系统中）CPU总线与系统总线之间一侧通过北桥与CPU总线连接，另一侧通过南桥与系统总线连接，例如PCI总线系统总线与总线扩展槽连接的总线，如ISA和EISA总线外部总线主机与外设之间的总线，如USB和IEEE1394AGP，专用视频接口，专用于显卡与内存之间的数据传输SCSI，小型计算机系统接口，可连接15台外设IDE/EIDE，外部存储设备接口，每个接口可连接2台设备实验五总线基本实验按总线传送信息的类型划分数据总线（DataBus）传输数据信息，双向三态其宽度决定了其数据传输能力例如，ISA总线为8/16位，PCI总线为32/64位地址总线（AddressBus）传输地址信息，单向三态其宽度决定了微机系统的寻址能力例如，ISA为24位，可寻址16MB；PCI为32/64位，可寻址4GB/224TB控制总线（ControlBus）传输控制信号、时序信号和状态信号特点各异：三态、入/出/双向等特性均不相同实验五总线基本实验按总线数据传送的格式分类并行总线有多根数据线，可并行传输多个二进制位，通常为一个或多个字节，其位数称为该总线的数据通路宽度串行总线只有一根数据线，只能逐位传输数据，例如USB总线实验五总线基本实验按总线时序控制方式分类同步总线数据传输按照严格的时钟周期，一般设置同步定时信号，如时钟同步、读写信号等同步总线控制比较简单，但时间利用率不高，应用于各部件间数据传输时间差异较小的场合异步总线数据传输没有固定的时钟周期定时，采用应答方式运作，操作时间根据不同的指令而不同异步总线应用于各部件间数据传输时间差异较大的场合，时间利用率较高，但控制相对复杂实验五总线基本实验按总线传输方向分类单向总线数据信息只能是从一个部件流向其他部件双向总线数据信息可以有选择地接收其他部件/设备的信息，也可以将信息发送到其他设备通常靠数据三态门的高低电平来控制，通过总线读写数据实验五总线基本实验总线的主要性能指标总线带宽（B/s，MB/s）即标准传输率，指总线上每秒传输的最大字节数总线位宽（bit）指一次总线操作中通过总线传送的数据位数，常用8/16/32/64等工作频率（Hz，MHz）总线工作的频率越高,带宽越宽总线带宽=（总线位宽/8）工作频率其它:如控制方式，仲裁方式,信号线数,负载能力和电源电压等实验五总线基本实验系统各部件与总线的连接方式单总线连接方式双总线连接方式多总线连接方式实验五总线基本实验单总线连接方式CPU、主存和I/O设备同挂接在一条总线上结构简单，易于扩展高速的存储器与低速的I/O接口竞争总线，影响存储器的读写速度，数据传输效率受限制实验五总线基本实验双总线连接方式在单总线结构基础上，增加一条CPU和主存之间的高速存储总线，减轻系统总线的负担内存和外设之间仍然通过系统总线实现DMA操作，无须经过CPU实验五总线基本实验三总线连接方式在双总线结构基础上，增加I/O处理器统一管理多个I/O接口，大大提高传输效率实验五总线基本实验现代微型计算机的多总线结构北桥CPU磁盘控制器南桥PCI接口卡主存储器PCI总线声卡MODEM卡ISA接口卡AGP总线存储器总线AGP显卡ISA总线前端总线网络卡USB卡键盘、鼠标、串并行口实验五总线基本实验总线通信方式同步通信采用时钟周期作为同步定时信号，收、发双方严格地按统一的基准时钟信号执行相应的动作由于时间利用率比较低，不适合于在同一系统中既有高速部件又有低速部件的环境适用于各部件存取速度差异比较小的情况，其同步时钟由存取速度最慢的部件来决定PCI总线属于同步方式总线实验五总线基本实验同步通信方式时序地址数据时钟总线周期总线周期时钟周期实验五总线基本实验总线通信方式异步通信采用请求/应答方式实现总线传输操作，没有固定时钟周期和时钟同步信号可以根据部件工作需要调整时间长短，时间利用率较高，控制更复杂实验五总线基本实验异步通信方式时序地址/数据(发送方)请求(接收方)应答实验五总线基本实验异步通信的请求/应答方式非互锁发送方的请求信号和接收方的应答信号仅由设备自身定时，彼此之间不存在联锁关系半互锁发送方的请求信号在收到接受方的应答信号后结束，而接收方的应答信号仅由设备自身定时全互锁发送方的请求信号在收到接受方的应答信号后结束，而接收方的应答信号在获知请求信号结束后撤销，彼此之间互相联锁时间安排紧凑，但实现较复杂实验五总线基本实验总线仲裁总线主设备-对总线有控制权总线从设备-对总线无控制权总线通信原则通信前由主模块发请求同一时刻只允许一对模块间通信模块同时使用总线时,应由总线控制器中的判优和仲裁逻辑按判优原则决定哪个模块使用总线.总线判优方式集中式：总线控制逻辑集中的一处分布式：总线控制逻辑分布在连接总线的各部件或设备中.实验五总线基本实验集中控制的三种常见优先权仲裁方式链式查询方式计数器定时查询方式独立请求方式实验五总线基本实验链式查询方式用3条控制线进行控制BS(总线忙)；BR(总线讲求)；BG(总线允许)特征:将BG串行地从一部件(I/O接口)送到下一个部件,直到到达有请求的部件为止优先权位置:离总线控制器最近的部件具有最高使用权,离它越远,优先权越低电路:链式查询靠接口的优先权排队电路实现实验五总线基本实验计数器定时查询方式总线上的任一设备要求使用总线时,通过BR线发出总线请求中央仲裁器接到请求信号以后,在BS线为”0”的情况下让计数器开始计数,计数值通过一组地址线发向各设备每个设备接口都有一个设备地址判别电路,当地址线上的计数值与请求总线的设备地址相一致时,该设备置“1”BS线,获得了总线使用权,此时中止计数查询实验五总线基本实验独立请求方式工作原理：每一个共享总线的设备均有一对总线请求线BRi和总线授权线BGi.当设备要求使用总线时,便发出该设备的请求信号.总线控制器中的排队电路决定首先响应哪个设备的请求,给设备以授权信号BGi。优点：响应时间快,确定优先响应的设备所花费的时间少,用不着一个设备接一个设备地查询。其次,对优先次序的控制相当灵活，可以预先固定也可以通过程序来改变优先次序;还可以用屏蔽(禁止)某个请求的办法,不响应来自无效设备的请求。实验五总线基本实验三种仲裁方法控制线数目的比较链式查询方式——只用二根线计数器定时查询方式——大致用㏒2n根线,n是允许接纳的最大部件数独立请求方式——要用2n根线实验五总线基本实验实验目的了解系统总线工作方式掌握总线数据传输和控制特性实验原理寄存器、存储器和I/O部件挂接到总线各部件由三态门信号控制数据主要流程：输入寄存器存储器输出LED指示实验五总线基本实验实验原理图实验五总线基本实验实验接线图实验五总线基本实验实验步骤连接实验线路（P78图）SW-B高，CS高，R0-B高，LED-B高LDAR低，LDR0低，W/R高SW-B低，INPUT置数，LDR0上升沿SW-B低，INPUT置数，LDAR上升沿SW-B高，R0-B低W/R(RAM)低，CS低CS高，R0-B高W/R(RAM)高，CS低，LED-B低，W/R(LED)上升沿R0—>主存主存—>LEDinput—>R0input—>AR实验六基本模型机设计前面的部件实验中，我们依次接触了运算器，控制器，存储器和系统总线，本次实验将CPU作为一个整体CPU基本功能：读取并执行指令CPU由运算器、控制器和寄存器组成运算器完成