FPGA结构与配置课件

第3章

FPGA／CPLD结构与应用EDA技术实用教程第3章EDA技术实用教程

FPGA-FieldProgrammableGateArray

CPLD-ComplexProgrammableLogicDevice

FPGA-FieldProgrammable3.1概述基本PLD器件的原理结构图3.1概述基本PLD器件的原理结构图3.1.1可编程逻辑器件的发展历程70年代80年代90年代PROM和PLA器件改进的PLA器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的SoPC3.1概述3.1.1可编程逻辑器件的发展历程70年代80年代90年3.1.2可编程逻辑器件的分类按集成度(PLD)分类3.1概述3.1.2可编程逻辑器件的分类按集成度(PLD)分类3.3.2简单PLD原理3.2.1电路符号表示常用逻辑门符号与现有国标符号的对照3.2简单PLD原理3.2.1电路符号表示常用逻辑门3.2.1电路符号表示图3-4PLD的互补缓冲器图3-5PLD的互补输入图3-6PLD中与阵列表示图3-7PLD中或阵列的表示图3-8阵列线连接表示

3.2简单PLD原理3.2.1电路符号表示图3-4PLD的互补缓冲器3.2.2PROM图3-9PROM基本结构：其逻辑函数是：3.2简单PLD原理3.2.2PROM图3-9PROM基本结构：其逻辑函3.2.2PROM图3-10PROM的逻辑阵列结构逻辑函数表示：3.2简单PLD原理3.2.2PROM图3-10PROM的逻辑阵列结构逻3.2.2PROM图3-11PROM表达的PLD图阵列图3-12用PROM完成半加器逻辑阵列3.2简单PLD原理3.2.2PROM图3-11PROM表达的PLD图阵列3.2.3PLA图3-13PLA逻辑阵列示意图3.2简单PLD原理3.2.3PLA图3-133.2简单PLD原理3.2.3PLA图3-14PLA与PROM的比较3.2简单PLD原理3.2.3PLA图3-14PLA与PROM的比较33.2.4PAL图3-15PAL结构：图3-16PAL的常用表示：3.2简单PLD原理3.2.4PAL图3-15PAL结构：图3-16P3.2.4PAL图3-17一种PAL16V8的部分结构图3.2简单PLD原理3.2.4PAL图3-17一种PAL16V8的部分结构3.2.5GAL图3-18GAL16V8的结构图3.2.5GAL图3-18GAL16V8的结构图3.2.5GAL图3-19寄存器输出结构图3-20寄存器模式组合双向输出结构3.2简单PLD原理(1)寄存器模式。

3.2.5GAL图3-19寄存器输出结构图3-20寄存器3.2.5GAL图3-21组合输出双向结构图3-22复合型组合输出结构3.2简单PLD原理(2)复合模式。

3.2.5GAL图3-21组合输出双向结构图3-223.2.5GAL图3-23反馈输入结构图3-24输出反馈结构图3-25简单模式输出结构(3)简单模式。

3.2简单PLD原理3.2.5GAL图3-23反馈输入结构图3-24输出反3.3CPLD结构与工作原理图3-26MAX7000系列的单个宏单元结构3.3CPLD结构与工作原理图3-26MAX7000系1、逻辑阵列块(LAB)图3-27-MAX7128S的结构3.3CPLD结构与工作原理1、逻辑阵列块(LAB)图3-27-MAX7128S的结3.3CPLD结构与工作原理2、宏单元逻辑阵列

乘积项选择矩阵可编程寄存器3.3CPLD结构与工作原理2、宏单元逻辑阵列乘积3.3CPLD结构与工作原理3、扩展乘积项图3-28共享扩展乘积项结构（1）共享扩展项3.3CPLD结构与工作原理3、扩展乘积项图3-28图3-29并联扩展项馈送方式（2）并联扩展项3.3CPLD结构与工作原理图3-29并联扩展项馈送方式（2）并联扩展项3.33.3CPLD结构与工作原理4、可编程连线阵列图3-30PIA信号布线到LAB的方式3.3CPLD结构与工作原理4、可编程连线阵列图3-35、I/O控制块图3-31-EPM7128S器件的I/O控制块3.3CPLD结构与工作原理5、I/O控制块图3-31-EPM7128S器件的I/O控制3.4FPGA结构与工作原理3.4.1查找表图3-33FPGA查找表单元内部结构图3-32FPGA查找表单元3.4FPGA结构与工作原理3.4.1查找表图3-3图3-34FLEXFPGA内部结构

3.4.2FLEX10K系列器件

图3-34FLEXFPGA内部结构3.4.2FL3.4.2FLEX10K系列器件

(1)逻辑单元LE。图3-35LE(LC)结构图

3.4.2FLEX10K系列器件(1)逻辑单元LE。(1)逻辑单元LE图3-36进位链连通LAB中的所有LE快速加法器,比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUT3.4.2FLEX10K系列器件

(1)逻辑单元LE图3-36进位链连通LAB中的所有LE(1)逻辑单元LE图3-37两种不同的级联方式“与”级联链“或”级联链LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2ns3.4.2FLEX10K系列器件

(1)逻辑单元LE图3-37两种不同的级联方式“与”级联(2)逻辑阵列LAB(LogicArrayBlock)图3-38FLEX10KLAB的结构图

(2)逻辑阵列LAB(LogicArrayBlock)(3)快速通道(FastTrack)3.4.2FLEX10K系列器件

FastTrack遍布于整个FLEX10K器件，是一系列水平和垂直走向的连续式布线通道。

FastTrack连接是由遍布整个器件的“行互连”和“列互线”组成的。

(3)快速通道(FastTrack)3.4.2FLE(4)I/O单元与专用输入端口

图3-39IO单元结构图

(4)I/O单元与专用输入端口图3-39IO单元结构(5)嵌入式阵列块EAB(EmbeddedArrayBlock)3.4.2FLEX10K系列器件

图3-40用EAB构成不同结构的RAM和ROM输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟(5)嵌入式阵列块EAB(EmbeddedArrayB3.5.1内部逻辑测试

3.5FPGA/CPLD测试技术3.5.2JTAG边界扫描测试

图3-41边界扫描电路结构

3.5.1内部逻辑测试3.5FPGA/CPLD测试3.5.2JTAG边界扫描测试

表3-1边界扫描IO引脚功能引

脚描

述功

能TDI测试数据输入(TestDataInput)测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出(TestDataOutput)测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择(TestModeSelect)控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。TCK测试时钟输入(TestClockInput)时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(TestResetInput)低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。3.5.2JTAG边界扫描测试表3-1边界扫描IO3.5.2JTAG边界扫描测试

JTAGBST需要下列寄存器：指令寄存器旁路寄存器边界扫描寄存器用来决定是否进行测试或访问数据寄存器操作这个1bit寄存器用来提供TDI和TDO的最小串行通道由器件引脚上的所有边界扫描单元构成3.5.2JTAG边界扫描测试JTAGBST需要下列3.5.2JTAG边界扫描测试

图3-42边界扫描数据移位方式

3.5.2JTAG边界扫描测试图3-42边界扫描数3.5.2JTAG边界扫描测试

图3-43JTAGBST系统内部结构

3.5.2JTAG边界扫描测试图3-43JTAG图3-44JTAGBST系统与与FLEX器件关联结构图

图3-44JTAGBST系统与与FLEX器件关联结构图3.5.2JTAG边界扫描测试

图3-45JTAGBST选择命令模式时序

3.5.2JTAG边界扫描测试图3-45JTAG3.5.2JTAG边界扫描测试

TAP控制器的命令模式

l

SAMPLE／PRELOAD指令模式。l

EXTEST指令模式。l

BYPASS指令模式。l

IDCODE指令模式l

USERCODE指令模式3.5.3嵌入式逻辑分析仪

3.5.2JTAG边界扫描测试TAP控制器的命令模式3.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD产品概述1.ispLSI器件系列

ispLSI1000E系列

ispLSI2000E/2000VL/200VE系列

ispLSI5000V系列

ispLSI8000/8000V系列

3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD产品概述2.

ispLSI器件的结构与特点

采用UltraMOS工艺

系统可编程功能，所有的ispLSI器件均支持ISP功能

边界扫描测试功能

加密功能短路保护功能3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD产品概述3.6.2Xilinx公司的FPGA和CPLD器件系列

1.Virtex-4系列FPGA面向逻辑密集的设计：Virtex-4LX面向高性能信号处理应用：Virtex-4SX面向高速串行连接和嵌入式处理应用：Virtex-4FX2.SpartanⅡ器件系列

3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD产品概述3.6.2Xilinx公司的FPGA和CPLD器件系列

3.XC9500系列CPLD4.XilinxFPGA配置器件SPROM5.Xilinx的IP核

逻辑核(LogiCORE)通用类

接口类Alliance核3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD产品概述3.6.3Altera公司FPGA和CPLD器件系列

1.StratixII系列FPGAStratixII提供了高速I/O信号和接口:专用串行/解串（SERDES）电路

动态相位调整（DPA）电路

支持差分I/O信号电平

提供外部存储器接口

3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD产品概述3.6.3Altera公司FPGA和CPLD器件系列

2.Stratix系列FPGA3.ACEX系列FPGA4.FLEX系列FPGA5.MAX系列CPLD6.Cyclone系列FPGA低成本FPGA7.CycloneII系列FPGA8.Altera宏功能块及IP核

3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD产品概述3.6.4Actel公司的FPGA器件系列

3.6.5Altera公司的FPGA配置方式与器件系列

表3-2AlteraFPGA常用配置器件器

件功能描述封装形式EPC21695680×1位，3.3/5V供电20脚PLCC、32脚

TQFPEPC11046496×1位，3.3/5V供电8脚PDIP、20脚PLCCEPC1441440800×1位，3.3/5V供电8脚PDIP、20脚PLCCEPC1213212942×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC106465536×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC1064V65536×1位，5V供电8脚PDIP、20脚PLCC、32脚TQFP3.6.1Lattice公司CPLD器件系列3.63.7CPLD和FPGA的编程与配置表3-3图3-46接口各引脚信号名称图3-4610芯下载口

3.7CPLD和FPGA的编程与配置表3-3图3-3.7.1CPLD的ISP方式编程

3.7CPLD和FPGA的编程与配置图3-47CPLD编程下载连接图

3.7.1CPLD的ISP方式编程3.7CPLD和3.7.1CPLD的ISP方式编程

3.7CPLD和FPGA的编程与配置图3-48多CPLD芯片ISP编程连接方式

3.7.1CPLD的ISP方式编程3.7CPLD和3.7.2使用PC并行口配置FPGA3.7CPLD和FPGA的编程与配置图3-49PS模式，FLEX10K配置时序

3.7.2使用PC并行口配置FPGA3.7CPLD3.7.2使用PC并行口配置FPGA图3-50多FPGA芯片配置电路

3.7.2使用PC并行口配置FPGA图3-50多F3.7.2使用PC并行口配置FPGA3.7CPLD和FPGA的编程与配置图3-51FPGA使用EPC配置器件的配置时序

3.7.2使用PC并行口配置FPGA3.7CPLD3.7.2使用PC并行口配置FPGA3.7CPLD和FPGA的编程与配置图3-52FPGA的配置电路原理图（注，此图来自Altera资料，中间一上拉线应串1K电阻）

3.7.2使用PC并行口配置FPGA3.7CPLD3.7.3用专用配置器件配置FPGA图3-53EPC2配置FPGA的电路原理图

3.7.3用专用配置器件配置FPGA图3-53EP3.7.4使用单片机配置FPGA3.7CPLD和FPGA的编程与配置图3-54MCU用PPS模式配置FPGA电路

3.7.4使用单片机配置FPGA3.7CPLD和F3.7.4使用单片机配置FPGA3.7CPLD和FPGA的编程与配置图3-55单片机使用PPS模式配置时序

3.7.4使用单片机配置FPGA3.7CPLD和F3.7.4使用单片机配置FPGA3.7CPLD和FPGA的编程与配置图3-5