计算机组成原课件

1第一单元

运算器部件第四讲

运算器设计及举例1第一单元 运算器部件第四讲 运算器设计及举例2运算器基本功能完成算术、逻辑运算+、—、、、、、。取得操作数寄存器组、立即数输出、存放运算结果寄存器组、数据总线暂存运算的中间结果Q寄存器、移位寄存器2运算器基本功能完成算术、逻辑运算3运算器基本功能获得运算结果的状态C、Z、V、S理解、响应控制信号3运算器基本功能获得运算结果的状态4全加器电路Sum=(A’*B’*CarryIn)+(A’*B*CarryIn’)+(A*B’*CarryIn’)+(A*B*CarryIn)CarryOut=(A’*B*CarryIn)+(A*B’*CarryIn)+(A*B*CarryIn’)+ (A*B*CarryIn)=(B*CarryIn)+(A*CarryIn)+(A*B)4全加器电路Sum=(A’*B’*CarryIn)+5补码减法根据算术运算规则：a-b=a+(-b)-b的补码为：将b的各位求反，并加1。我们可以用加法器实现减法。加法器5补码减法根据算术运算规则：加法器632-位被乘数寄存器，32-位ALU,64-位部分积寄存器(0-位乘数寄存器)Product(Multiplier)Multiplicand32-bitALUWriteControl32bits64bitsShiftRight原码乘法的实现

（三）632-位被乘数寄存器，32-位ALU,64-位部分积732-位除数寄存器，32-位ALU,64-位余数（被除数）寄存器除数32-bitALUWriteControl32bits64bits左移除法的实现余数732-位除数寄存器，32-位ALU,64-位余数（被8运算器实现ALU完成算术、逻辑运算。寄存器组存放数据和结果辅助寄存器完成中间结果的存放选通门等控制数据通行需要哪些控制信号？ALU8运算器实现ALU完成算术、逻辑运算。ALU9FX实现补码加减运算的逻辑电路FsFALU目的

寄存器源

寄存器

选通门二选通门选通门F1XYFYXF0101F/YFsOVRZC累加器XX+YXX-YＦＸＦＹＸＦＦＸＦ／ＹＦ１ＸＦ加减需要的控制信号：功能选择9FX实现补码加减运算的逻辑电路FsF10FX实现补码加减运算的逻辑电路FsALU目的

寄存器源

寄存器

选通门选通门选通门F1XYFYXF0101F/YFsOVRZC必要完善：

单累加器变多累积器：两个选通门均变为多路送操作数到ALU处理接收门送指定累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系10FX实现补码加减运算的逻辑电路Fs11实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC

必要完善：

单累加器变多累积器：11实现补码加减运算的逻辑电路ALU12实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC必要完善：

单累加器变多累积器：两个选通门均变为多路送操作数到ALU处理接收门送指定累加器。增加的控制信号：操作数来源12实现补码加减运算的逻辑电路ALU13实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC

必要完善：

单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器增加的控制信号：结果处理13实现补码加减运算的逻辑电路ALU14实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC

必要完善：

单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系输出输入14实现补码加减运算的逻辑电路ALU15实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC

必要完善：

单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系输出输入15实现补码加减运算的逻辑电路ALU16实现补码加减运算的逻辑电路ALU通用寄存器组

乘商寄存器

选

通

门选

通

门选

通

门F1YFsOVRZC可选择的完善：

支持硬件乘除运算指令需要增加一个Q寄存器该寄存器应能自行移位选

通

门送入输出16实现补码加减运算的逻辑电路ALU17实现补码加减运算的逻辑电路ALU通用寄存器组

乘商寄存器

选

通

门选

通

门选

通

门F1YFsOVRZC可选择的完善：

支持硬件乘除运算指令需要增加一个Q寄存器该寄存器应能自行移位它应能接收与送出数据选

通

门送入输出17实现补码加减运算的逻辑电路ALU18实现补码加减运算的逻辑电路ALU通用寄存器组

乘商寄存器

选

通

门选

通

门选

通

门F1YFsOVRZC选择完善：

支持硬件乘除运算指令需要增加一个Q寄存器该寄存器应能自行移位应能接收与送出数据。选

通

门送入输出18实现补码加减运算的逻辑电路ALU19二选一ALU二选一三选一R0R1R三选一Q三选一nCyF=0000OVRF15Y15~Y0D15~D0Cin数据输出数据输入乘商通用寄存器定点运算器部件实例OEABAm2901状态输出A口地址B口地址RAM15RAM0Q15Q0RS控制信号I2I1I0I5I4I3I8I7I6选数据源选操作功能选结果安排19二选一ALU二选一三选一R0R1R三选一Q三选一nCyY20运算器的控制与操作ALU支持多种算数与逻辑运算功能需要提供运算功能选择信号寄存器组含多个累加器需要提供两组选择累加器编号的信号有多种不同方案组合数据送ALU的使用要求需要提供选择数据组合的信号运算器内寄存器有多种接收数据的不同方案需提供那个寄存器接收，按什么办法接收的控制信号累加器与乘商寄存器的移位关系寄存器最高位与最低位的移入信号需用另外线路提供20运算器的控制与操作ALU支持多种算数与逻辑运算功能21入出信号及引脚Y15~Y0D15~D0RAM15Q15RAM0Q0CPOECinCyF=0OverF15运

算

器

部

件A3~A0B3~B0I8~I6I5~I3I2~I021入出信号及引脚Y15~Y0D15~D0RAM15Q15R22入出信号及引脚Y15~Y0（指示灯显示）D15~D0（开关拨数）RAM15Q15RAM0Q0CPOE(已接地)CinCyF=0OverF15运

算

器

部

件4片2901，1片2902A3~A0B3~B0I8~I6I5~I3I2~I0一片GAL一片GAL2个12位的微型开关SCiSSTSSH22入出信号及引脚Y15~Y0（指示灯显示）D15~D0（开23Am2901的控制信号编码I8I7I6I5I4I3I2I1I0000QFFR+SAQ001FS-RAB010BFAR-S0Q011BFFRS0B100BF/2QQ/2F RS0A101BF/2FRSDA110B2FQ2QFRSDQ111B2FFRSD0BQYRS23Am2901的控制信号编码I8I7运算器用的GAL20V8的控制信号GAL1：状态寄存器GAL3：进位入、移位入SSTCZVSSCi运算Cn运算Cn000CZVS00加0减1001CyZROVF1501加1减0010内部总线的一位

10加C减/C0111ZVS11方波

方波1000ZVSSSH左移位

右移位101RAM0ZVS000X0X110RAM15ZVS01CXCX111Q0ZVS10Q15/F15Cy

RAM0

RAM0Q0RAM15Q15运算器用的GAL20V8的控制信号GAL1：状态寄存器25控制器提供的控制信号

B55~B48

下地址

B47~B40B39~B32

备用CI3~CI0SCCSC备SST

B31~B24B23~B16

MIOI8~I6REQI5~I3WEI2~I0A口

B15~B8B7~B0B口SCiSSHSADC1SBDC225控制器提供的控制信号26教学计算机的运算器概述教学计算机的运算器的组成与设计字长16(8)位，用4(2)片4位的位片结构的Am2901组成1.要详细介绍Am2901芯片的内部组成和实现的功能2.怎样连接4(2)片Am2901成为16(8)位的运算器3.怎样解决运算器实用中的几个问题：(1)如何给出Am2901最低位的进位输入信号(2)如何处理运算结果的标志位(3)如何处理移位指令、置‘1’C和清‘0’C触发器的指令(4)如何支持硬件乘法、除法指令

重点是前2项内容和第3项中的

(1)(2)教学计算机运算器的控制和使用（包括教学实验）26教学计算机的运算器概述教学计算机的运算器的组成与设计27二选一B16个A通用寄存器三选一二选一三选一三选一ALUSRB锁存器A锁存器乘商寄存器QCn/OEQ3Q0RAM0RAM3F输出YF3F=0000OVRCn+4输入DA口地址B口地址4位的Am2901内部组成与功能组成算逻运算

部件16个

累加器乘商寄存器Q5组多路选择门功能8种

运算功能8种

数据组合8种

结果处理27二选一B16个A三选一二选一三28ALUSRCnFF3F=0000OVRCn+4Am2901芯片是一个4位的位片结构的运算器器件,内部组成讲解如下

第一个组成部分是算逻运算部件ALU，完成3种算术运算

和5种逻辑运算

，共8种运算功能其输出为F，

两路输入为S、R，最低位进位Cn，4个状态输出信号,如图所示符号位结果为零结果溢出进位输出R+SSRRSR∨SRSRSRSRS8种运算功能0000010100111001011101113位功能选择码28ALUS29B16个A通用寄存器ALUSRB锁存器A锁存器CnFF3F=0000OVRCn+4A口地址B口地址第二个组成部分是通用寄存器组由16个寄存器构成，并通过B口与A口地址选择被读的寄存器，B口地址还用于指定写入寄存器通过B口地址、A口地址读出的数据将送到B、A锁存器，要写入寄存器的数据由一个多路选择器送来。（写入）29B16个AAL30B16个A通用寄存器ALUSRB锁存器A锁存器Q寄存器CnFF3F=0000OVRCn+4A口地址B口地址第三个组成部分是乘商寄存器Q它能对自己的内容完成左右移位功能，其输出可以送往ALU，并可接收ALU的输出结果。30B16个AAL31该芯片的第四个组成部分是5组多路选通门,包括B16个A通用寄存器三选一二选一ALUSRB锁存器A锁存器Q寄存器CnFF3F=0000OVRCn+4输入DA口地址B口地址一组三选一门和另一组二选一门用来选择送向ALU的R、S输入端的数据来源，包括：Q寄存器、A口、B口数据、

外部输入D数据共8种不同组合。31该芯片的第四个B16个A三选一32B16个A通用寄存器三选一二选一ALUSRB锁存器A锁存器Q寄存器CnFF3F=0000OVRCn+4输入DA口地址B口地址8种数据组合(R,S)AQAB0Q0B0ADADQD03位数据选择码000001010011100101110111一组三选一门和另一组二选一门用来选择送向ALU的R、S输入端的数据来源，包括：Q寄存器、A口、B口数据、

外部输入D数据共8种不同组合。32B16个A三选一二选一A33B16个A通用寄存器三选一二选一三选一三选一ALUSRB锁存器A锁存器Q寄存器CnQ3Q0RAM0RAM3FF3F=0000OVRCn+4输入DA口地址B口地址一组三选一门完成把ALU的输出、或左移一位、或右移一位的值送往通用寄存器组，最高、最低位移位信号有双向入/出问题一组三选一门完成Q寄存器的左移一位、或右移一位、或接收ALU输出值的功能，最高、最低位移位信号有双向入/出问题。33B16个A三选一二选一三选一三34二选一B16个A通用寄存器三选一二选一三选一三选一ALUSRB锁存器A锁存器Q寄存器Cn/OEQ3Q0RAM0RAM3F输出YF3F=0000OVRCn+4输入DA口地址B口地址一组二选一门，选择把ALU结果或A口数据

送出芯片，给出输出Y的数据，Y输出的有无还受使能

信号控制，仅当/OE为低才有Y输出

，/OE为高Y输出为

高阻态34二选一B16个A三选一二选一三358种结果处理3位控制码

通用寄存器Q寄存器Y输出000QFF001F010BFA011BFF100BF/2QF/2F101BF/2F110B2FQ2FF111B2FF358种结果处理3位控制码通用寄存器Q寄存器36B16个A通用寄存器B锁存器A锁存器A口地址B口地址二选一三选一二选一三选一三选一Q3Q0RAM0RAM3ALUSRCnFF3F=0000OVRCn+4运算器，三大件运算暂存乘除快多路选通连起来数据组合选择I2I1I0运算功能选择I5I4I3运算结果处理I8I7I6运算暂存乘除快数据组合有内外运算功能指明白存移输出巧安排多路选通连起来存移输出巧安排存移输出巧安排存移输出巧安排Q寄存器输入D/OE输出Y36B16个AB锁存器A锁存器A口37二选一B16个A通用寄存器三选一二选一三选一三选一ALUSRB锁存器A锁存器乘商寄存器QCn/OEQ3Q0RAM0RAM3F输出YF3F=0000OVRCn+4输入DA口地址B口地址Am2901内部组成组成算逻运算

部件16个

累加器乘商寄存器Q5组多路选择门功能8种

运算功能8种

数据组合8种

结果处理I5~I3I2~I0I8~I637二选一B16个A三选一二选一三38运算器的时钟脉冲信号运算器的时钟脉冲信号CP教学计算机的主频:1.8432MHz/3A、B口锁存通用寄存器接受Q接受周期和低电平的作用

注意两个跳变沿38运算器的时钟脉冲信号运算器的时钟脉冲信号CPA、B口锁39Am2901的操作使用操作功能控制信号B口A口I8I7I6I5I4I3I2I1I0CnR0R0+R1R2R2R0QR0

右移R0R0+R1R0R0R1YA口YF00000110001000001000100000010001001100001010001000001000000000001000/0000000001000011000010R0R0R1YF00000110001100001039Am2901的操作使用操作功能控制信号R0R0+R1R40作业阅读：教材第2章思考：运算器是如何完成算术运算的？思考：运算器设计中应考虑哪些主要问题？书面作业：教材P131第11、13、14、15题。40作业阅读：教材第2章41第一单元

运算器部件第四讲

运算器设计及举例1第一单元 运算器部件第四讲 运算器设计及举例42运算器基本功能完成算术、逻辑运算+、—、、、、、。取得操作数寄存器组、立即数输出、存放运算结果寄存器组、数据总线暂存运算的中间结果Q寄存器、移位寄存器2运算器基本功能完成算术、逻辑运算43运算器基本功能获得运算结果的状态C、Z、V、S理解、响应控制信号3运算器基本功能获得运算结果的状态44全加器电路Sum=(A’*B’*CarryIn)+(A’*B*CarryIn’)+(A*B’*CarryIn’)+(A*B*CarryIn)CarryOut=(A’*B*CarryIn)+(A*B’*CarryIn)+(A*B*CarryIn’)+ (A*B*CarryIn)=(B*CarryIn)+(A*CarryIn)+(A*B)4全加器电路Sum=(A’*B’*CarryIn)+45补码减法根据算术运算规则：a-b=a+(-b)-b的补码为：将b的各位求反，并加1。我们可以用加法器实现减法。加法器5补码减法根据算术运算规则：加法器4632-位被乘数寄存器，32-位ALU,64-位部分积寄存器(0-位乘数寄存器)Product(Multiplier)Multiplicand32-bitALUWriteControl32bits64bitsShiftRight原码乘法的实现

（三）632-位被乘数寄存器，32-位ALU,64-位部分积4732-位除数寄存器，32-位ALU,64-位余数（被除数）寄存器除数32-bitALUWriteControl32bits64bits左移除法的实现余数732-位除数寄存器，32-位ALU,64-位余数（被48运算器实现ALU完成算术、逻辑运算。寄存器组存放数据和结果辅助寄存器完成中间结果的存放选通门等控制数据通行需要哪些控制信号？ALU8运算器实现ALU完成算术、逻辑运算。ALU49FX实现补码加减运算的逻辑电路FsFALU目的

寄存器源

寄存器

选通门二选通门选通门F1XYFYXF0101F/YFsOVRZC累加器XX+YXX-YＦＸＦＹＸＦＦＸＦ／ＹＦ１ＸＦ加减需要的控制信号：功能选择9FX实现补码加减运算的逻辑电路FsF50FX实现补码加减运算的逻辑电路FsALU目的

寄存器源

寄存器

选通门选通门选通门F1XYFYXF0101F/YFsOVRZC必要完善：

单累加器变多累积器：两个选通门均变为多路送操作数到ALU处理接收门送指定累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系10FX实现补码加减运算的逻辑电路Fs51实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC

必要完善：

单累加器变多累积器：11实现补码加减运算的逻辑电路ALU52实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC必要完善：

单累加器变多累积器：两个选通门均变为多路送操作数到ALU处理接收门送指定累加器。增加的控制信号：操作数来源12实现补码加减运算的逻辑电路ALU53实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC

必要完善：

单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器增加的控制信号：结果处理13实现补码加减运算的逻辑电路ALU54实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC

必要完善：

单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系输出输入14实现补码加减运算的逻辑电路ALU55实现补码加减运算的逻辑电路ALU通用寄存器组选

通

门选

通

门选

通

门F1FsOVRZC

必要完善：

单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系输出输入15实现补码加减运算的逻辑电路ALU56实现补码加减运算的逻辑电路ALU通用寄存器组

乘商寄存器

选

通

门选

通

门选

通

门F1YFsOVRZC可选择的完善：

支持硬件乘除运算指令需要增加一个Q寄存器该寄存器应能自行移位选

通

门送入输出16实现补码加减运算的逻辑电路ALU57实现补码加减运算的逻辑电路ALU通用寄存器组

乘商寄存器

选

通

门选

通

门选

通

门F1YFsOVRZC可选择的完善：

支持硬件乘除运算指令需要增加一个Q寄存器该寄存器应能自行移位它应能接收与送出数据选

通

门送入输出17实现补码加减运算的逻辑电路ALU58实现补码加减运算的逻辑电路ALU通用寄存器组

乘商寄存器

选

通

门选

通

门选

通

门F1YFsOVRZC选择完善：

支持硬件乘除运算指令需要增加一个Q寄存器该寄存器应能自行移位应能接收与送出数据。选

通

门送入输出18实现补码加减运算的逻辑电路ALU59二选一ALU二选一三选一R0R1R三选一Q三选一nCyF=0000OVRF15Y15~Y0D15~D0Cin数据输出数据输入乘商通用寄存器定点运算器部件实例OEABAm2901状态输出A口地址B口地址RAM15RAM0Q15Q0RS控制信号I2I1I0I5I4I3I8I7I6选数据源选操作功能选结果安排19二选一ALU二选一三选一R0R1R三选一Q三选一nCyY60运算器的控制与操作ALU支持多种算数与逻辑运算功能需要提供运算功能选择信号寄存器组含多个累加器需要提供两组选择累加器编号的信号有多种不同方案组合数据送ALU的使用要求需要提供选择数据组合的信号运算器内寄存器有多种接收数据的不同方案需提供那个寄存器接收，按什么办法接收的控制信号累加器与乘商寄存器的移位关系寄存器最高位与最低位的移入信号需用另外线路提供20运算器的控制与操作ALU支持多种算数与逻辑运算功能61入出信号及引脚Y15~Y0D15~D0RAM15Q15RAM0Q0CPOECinCyF=0OverF15运

算

器

部

件A3~A0B3~B0I8~I6I5~I3I2~I021入出信号及引脚Y15~Y0D15~D0RAM15Q15R62入出信号及引脚Y15~Y0（指示灯显示）D15~D0（开关拨数）RAM15Q15RAM0Q0CPOE(已接地)CinCyF=0OverF15运

算

器

部

件4片2901，1片2902A3~A0B3~B0I8~I6I5~I3I2~I0一片GAL一片GAL2个12位的微型开关SCiSSTSSH22入出信号及引脚Y15~Y0（指示灯显示）D15~D0（开63Am2901的控制信号编码I8I7I6I5I4I3I2I1I0000QFFR+SAQ001FS-RAB010BFAR-S0Q011BFFRS0B100BF/2QQ/2F RS0A101BF/2FRSDA110B2FQ2QFRSDQ111B2FFRSD0BQYRS23Am2901的控制信号编码I8I7运算器用的GAL20V8的控制信号GAL1：状态寄存器GAL3：进位入、移位入SSTCZVSSCi运算Cn运算Cn000CZVS00加0减1001CyZROVF1501加1减0010内部总线的一位

10加C减/C0111ZVS11方波

方波1000ZVSSSH左移位

右移位101RAM0ZVS000X0X110RAM15ZVS01CXCX111Q0ZVS10Q15/F15Cy

RAM0

RAM0Q0RAM15Q15运算器用的GAL20V8的控制信号GAL1：状态寄存器65控制器提供的控制信号

B55~B48

下地址

B47~B40B39~B32

备用CI3~CI0SCCSC备SST

B31~B24B23~B16

MIOI8~I6REQI5~I3WEI2~I0A口

B15~B8B7~B0B口SCiSSHSADC1SBDC225控制器提供的控制信号66教学计算机的运算器概述教学计算机的运算器的组成与设计字长16(8)位，用4(2)片4位的位片结构的Am2901组成1.要详细介绍Am2901芯片的内部组成和实现的功能2.怎样连接4(2)片Am2901成为16(8)位的运算器3.怎样解决运算器实用中的几个问题：(1)如何给出Am2901最低位的进位输入信号(2)如何处理运算结果的标志位(3)如何处理移位指令、置‘1’C和清‘0’C触发器的指令(4)如何支持硬件乘法、除法指令

重点是前2项内容和第3项中的

(1)(2)教学计算机运算器的控制和使用（包括教学实验）26教学计算机的运算器概述教学计算机的运算器的组成与设计67二选一B16个A通用寄存器三选一二选一三选一三选一ALUSRB锁存器A锁存器乘商寄存器QCn/OEQ3Q0RAM0RAM3F输出YF3F=0000OVRCn+4输入DA口地址B口地址4位的Am2901内部组成与功能组成算逻运算

部件16个

累加器乘商寄存器Q5组多路选择门功能8种

运算功能8种

数据组合8种

结果处理27二选一B16个A三选一二选一三68ALUSRCnFF3F=0000OVRCn+4Am2901芯片是一个4位的位片结构的运算器器件,内部组成讲解如下

第一个组成部分是算逻运算部件ALU，完成3种算术运算

和5种逻辑运算

，共8种运算功能其输出为F，

两路输入为S、R，最低位进位Cn，4个状态输出信号,如图所示符号位结果为零结果溢出进位输出R+SSRRSR∨SRSRSRSRS8种运算功能0000010100111001011101113位功能选择码28ALUS69B16个A通用寄存器ALUSRB锁存器A锁存器CnFF3F=0000OVRCn+4A口地址B口地址第二个组成部分是通用寄存器组由16个寄存器构成，并通过B口与A口地址选择被读的寄存器，B口地址还用于指定写入寄存器通过B口地址、A口地址读出的数据将送到B、A锁存器，要写入寄存器的数据由一个多路选择器送来。（写入）29B16个AAL70B16个A通用寄存器ALUSRB锁存器A锁存器Q寄存器CnFF3F=0000OVRCn+4A口地址B口地址第三个组成部分是乘商寄存器Q它能对自己的内容完成左右移位功能，其输出可以送往ALU，并可接收ALU的输出结果。30B16个AAL71该芯片的第四个组成部分是5组多路选通门,包括B16个A通用寄存器三选一二选一ALUSRB锁存器A锁存器Q寄存器CnFF3F=0000OVRCn+4输入DA口地址B口地址一组三选一门和另一组二选一门用来选择送向ALU的R、S输入端的数据来源，包括：Q寄存器、A口、B口数据、

外部输入D数据共8种不同组合。31该芯片的第四个B16个A三选一72B16个A通用寄存器三选一二选一ALUSRB锁存器A锁存器Q寄存器CnFF3F=0000OVRCn+4输入DA口地址B口地址8种数据组合(R,S)AQAB0Q0B0ADADQD03位数据选择码000001010011100101110111一组三选一门和另一组二选一门用来选择送向ALU的R、S输入端的数据来源，包括：Q寄存器、A口、B口数据、

外部输入D数据共8种不同组合。32B16个A三选一二选一A73B16个A通用寄存器三选一二选一三选一三选一ALUSRB锁存器A锁存器Q寄存器CnQ3Q0RAM0RAM3FF3F=0000OVRCn+4输入DA口地址B口地址一组三选一门完成把ALU的输出、或左移一位、或右移一位的值送往通用寄存器组，最高、最低位移位信号有双向入/出问题一组三选一门完成Q寄存器的左移一位、或右移一位、或接收ALU输出值的功能，最高、最低