qmtech-开发板-用户手册quartus5

QMTECH_CYCLONEV_5CEFA5用户手册(QUARTUS15.1前技的QTCHCcle_CEA5发F板，采用lra的Ccle®VFGA实%RM®统(HS)的CFGA括及QMTECH_CycloneV_5CEFA5开发板-用户手册(Quartus15.1QUARTUSPRIME15.1安装包介 FPGA程序编译和介 建立新工 编译工 分配输入输出 SOF文件到 JIC文件到 TSᏀII逻辑分析仪使 添加IP 文献参 版 QurtusPrme15.1安装包介阶段都很容易满足您的具体需求。性的Quartus®Prime设计包括了从设计输入和综合直至Altera®FPGA、SoCCPLD所需的一切。具有数百万个逻辑单元的器件功能越来越强，为设计提供了理想的平台，帮助他们满足下一代设计需求。设计要能够高效的发挥这些器件的优势，就需要通过大幅度提高设计效能。QuartusPrime15.1在成功的QuartusII基础上增加了Spectra-Q™引擎，针对CycloneV,Arria®10以及未来的器件进行了优化，FPGA设计效能实现了突破。 ure1-1.QurtusIIPrme15.1开发环安装完成后，可能会发现自带的器件库中根本没有自己要用到的系列，这时候就要去Altera官网的中心去自己所需要用到的器件库。地址:http 在中心的最下面选择SelectbyDevice，就可以看到所有的系列，然后选择本实验手册需要的CycloneV系列，还得选择自己的版本(注：分清楚自己的是网络版还是定制版)，最后器件库cyclonev-85.qdz(的器件库后缀是qdz)。注意：器件库并不需要放在指定文件夹内(但是一定不要含中文)，为了防止误删，建议放在Altera的安装文件夹。 ure1-2.安装 ure1-3I 安装点击安装Device包后，会弹出如下界面，单击 ure1-4I 安装包界选择器件库cyclonev-85.qdz所在 ure1-5.选择器件选择需要安装的器件包，然后点击Next进行安装，直至最后完成 ure1-6.选择需要安装的器件上述步骤也可以通过QuartusIIPrime15.1的启 的DeviceInstaller安装工具来完成 ure1-7.DevceIstFPGA程序编译和介建立新工执行菜单命令【File】-【NewProjectWizard…】，创建工程向 ure2-1.工程向选择【NewQuartusPrimeProject】 ure2-2.NewQurtusPrme然后弹出【NewProjectWizard】界面，选择 ure2-3.NewProjectWz设置工程文件夹及工程名，在Whatistheworkingdirectoryforthisproject?下选择项目地址工 Whatisthenameofthisproject?下填写工程名，最后一栏填写顶层文件名 ure2-4.选择新工 和工程选择空工程【EmptyProject】，然后点击 ure2-5.选择空工如果有源文件，可以在此步骤将已有的*.v或者其他源文件都添加进工程 ure2-6.添加源文选择开发板的FPGA器件型 ure2-7.选择器最后，确认工程配置信息，无误后点击【Finish】 ure2-8.工程配置信空工程正确建立后，会显示空工程的主界面，具体如下图Tbe2-1.空工正确建立新工程后，编写并添加Test01_Project_LED.v进入新工程，具体如下图所示Tbe2-2.添加源文Tbe2-3.选择源文正确添加原文件后，QuartusIIPrime15.1的界面如下图 ure2-9.编译工撰写完源文件的程序后，可以开始按下图所示的按钮【StartCompilation–Ctrl+L】进行编译程 开始编 编译结果信分配输入输出分配工程的输入输出PIN的方法有好多种。方法一：可以在菜单栏选择【Assignment】→【PinPlanner】 编译结果信如下图界面，使用图形化界面依次选择好几个PINIO位置 配置输入输出方法二：可以事先准备好一个*.csv文件，然后使用菜单栏的【Assignmet】→【ImprtAssignmet】然后指定号*.cvsPIN的配置，具体操作如下图所示： mesof文件FPGA 准备*.sof文端子，然后点击下图所示的【AutoDetect】按钮来确认连接是否正常： JTAG检测开发正确检测到FPGA后，选择5CEFA5，然后按确认按钮 JTAG检测框后，选择下图所示的*.sof文件。 FPGA然后选中下图所示的【Program/Configure】后，点击【Start】按钮 准备*.sof文正确完成后，会弹出烧写成功的框，然后可以从开发板观察现象是否正确 *.sof文件完方式可以让FPGA从片SPIFlash装在应用程序起机。此实验描述了如何烧SPIFlashJTAG口将程序到FPGA板子的SPIFlash。当FPGA掉电后，程序还是保存在SPIFlash内不会丢失。由于烧写到SPIFlash的*.jic文件是由*.sof文件转换过来的，所以在此实验之前需要保证*.sof文件可以正常单【File】→【ConvertProgrammingFile】： e工按照下图红框内所示的配置进行修改 e工点击下图红框内的【Advanced…】按钮，将【AdvancedOptions】红框内的两个Disable……选项都勾上 AdvcedOᏀtos配点击下图红框中的【FlashLoader】，然后点击右侧红框中的【AddDevice】 FshLoder配FlashLoader的器件为 FshLoder配置为选择需要转换的【SOFData】，然后选择【AddFile…】，点击【Generate】来生成最终的output_file.jic Sof文并选择前面步骤产生的output_file.jic文件。 jc文 jc文 TsᏀII逻辑分析仪使逻辑分析仪SigbalTapII，是AlteraQuartusIIPrime15.1自带的逻辑分析仪，它是式的仿真，更准确的观察数据的变化，方便调试。此工具其实就是在FPGA中添加了一部分额外的电路来监测的数据，然后JTAGPC机进行显示。在FPGA的学习，SigbalTapIIs工具的使用会有很大帮助。本章节使用SDRAM实验程序Test04_project_SDRAM来演示如何使用它，在实验开始之前，确保SDRAM的测试程序可以正确的编译和在FPGA上面执行。 ure3-1.打开 TᏀII c 正确打开后，得到如下界面 ure3-2 TᏀII c yzer主界设设 方编 到PC机上进行显示) ure3-3 TᏀII c yzer主界面功双击上图所示的【设置采样信号】，然后会弹出下面的界面，按【List】按钮后弹出所有的可监测信正确选择完信号以后，可以看到【setup】界面如下图所示。另外，信号的采样时钟选择【DRAM_CLK】 ure3-4.配置完成后，需要重新编译整个项目。正确编译后，新的*.sof文件到FPGA ure3-5.编译并新的 TᏀII工正确完成后就可以点击【AutoRunysis】或者【Runysis】按钮让到的信号显示到界面上来 ure3-6.运行 TᏀII工下面两图显示的信号分别是SDRAM的写数据测试时序和读数据测试时添加IP用ip核生成模块并且直接在用户工程中调用。具体步骤如下：首先需要打开【Tools】→【IPCatalog】菜单 框中输入关键字PLL就可以搜索AlteraPLLIP核，用户可以双击该IP核来执行下一步操作： ure4-2AterPLL在弹出的框，选择程序语言和生成IP的存 ure4-3.IP存放设然后一步一步设置需要的参数，确认无误后点击【Finishs】 ure4-4PLLIP设置参添加产生的*.qip文件进用户入工程，步骤如下：【Project】→【Add/RemoveFilesinProject…添加*.qip文件，如下图红框所

ure4-5添加*.q ure4-6添加*.q接下来直接在用户程序中实例化一个pll就可以如下图所