电路参数及其提取课件

第一节信号传输延迟数字电路的延迟由四部分组成：门延迟连线延迟扇出延迟大电容延迟第一节信号传输延迟1由与输出节点相关的微分方程描述近似处理简化的RC充放电近似tp=0.69CL(Reqn+Reqp)/2ln(2)一、CMOS门延迟由与输出节点相关的微分方程描述近似处理简化的RC充放电近似t2延迟和输入信号相关Low－high变化两个输入同时变低tpLH－0.69Rp/2CL只有一个输入变低tpLH－0.69RpCLHigh－low变化两个输入同时变高tpLH－0.692RnCLCLBRnARpBRpARnCintNAND的延迟估计延迟和输入信号相关CLBRnARpBRpARnCintNAN3二、连线延迟interwirefringepp二、连线延迟interwirefringepp4描述引线RC延迟的模型可以分为集总模型（lumpedmodel）和分布模型（distributedmodel）集总模型RC延迟cwireDrivercapacitanceperunitlengthVoutClumpedRDriverVout简单适于短引线(r,c,L)VNVinrLVinVNrLrLrLrLcLcLcLcLcLr,c单位长度的引线电阻、电容描述引线RC延迟的模型可以分为集总模型（lumpedmod5分布模型（distributedmodel）RC延迟节点i的电压所满足的方程网络节点分得很密延迟时间与连线的长度的平方成正比！长连线加驱动器－缓冲器buffer－反相器链分布模型（distributedmodel）RC延迟节点i6门延迟和引线延迟一起考虑RDriverVinVoutrw,cw,L门延迟和引线延迟的总延迟时间为t=0.69RDriverCw+(RwCw)/2=RDriverCw+0.5rwcwL2

Rw=rwL,Cw=cwL长连线加驱动器－缓冲器buffer－反相器链门延迟和引线延迟一起考虑RDriverVinVoutrw,c7CLKPAD1500Cu500Cu1200Cu750CuCubuffer0buffer1buffer2buffer3buffer4CLK1CLK2CLK3CLK4CLK1500Cu500Cu1200Cu750CuCubuf8三、电路扇出延迟逻辑门的输出端所接的输入门的个数称为电路的扇出：Fout。对于电路扇出参数的主要限制是：三、电路扇出延迟9

扇出端的负载等于每个输入端的栅电容之和：

在电路设计中，如果一个反相器的扇出为N，即Fout=N。其驱动能力应提高N倍，才能获得与其驱动一级门相同的延迟时间。否则它的上升及下降时间都会下降N倍。扇出端的负载等于每个输入端的栅电容之和：10采用加入缓冲器使大扇入和大扇出相隔离CLCL采用加入缓冲器使大扇入和大扇出相隔离CLCL11四、大电容负载驱动电路问题：一个门驱动非常大的负载时，会引起延迟的增大。由于外部电容比芯片内部标准门栅电容可能要大几个数量级。要想在允许的门延迟时间内驱动大电容负载，只有提高即增大W，将使栅面积LW增大，管子的输入电容（即栅电容）Cg也随之增大，它相对于前一级又是一个大电容负载。问题并没有解决？Mead和Conway论证了用逐级放大反相器构成的驱动电路可有效地解决驱动大电容负载问题。四、大电容负载驱动电路12设计关键：驱动负载CL需要多少级才能使延迟最小？每级反相器的尺寸如何确定？M设计关键：M13驱动负载时反相器的延迟Delay=Delay(本征）＋Delay(负载）设Wp＝2Wn＝2W时上拉和下拉的电流相同，即有相同的上升和延迟时间等价于RC网络驱动负载时反相器的延迟Delay=Delay(本征）＋De14对于反相器链有：Cgin，j未知若反相器间保持固定的比例则设每级间的尺寸比为f，即每级有相同的延迟对于反相器链有：Cgin，j未知若反相器间保持固定的比例则15对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得到延迟最小条件下的优化尺寸忽略了反相器自身的负载，本征负载Cint对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得16电路参数及其提取课件17反相器链举例反相器链举例18LogicalEffort延迟模型一般分析逻辑门的延迟是基于负载的，若要准确计算需要精确的寄生参数和版图信息。但在逻辑设计和电路设计阶段，无法得到这些信息，因此需要新的模型对延迟进行预算，而不必基于准确的寄生参数。LogicalEffort，LE通过比较不同逻辑结构的延迟，评估CMOS电路的延迟LogicalEffort延迟模型一般分析逻辑门的延迟是19门延迟:gatedelayd=h+peffortdelayintrinsicdelayEffortdelay:h=gflogicalefforteffectivefanout=Cout/CinLogicaleffort与电路拓扑结构相关，与器件的尺寸无关Effectivefanout(electricaleffort)是负载和器件尺寸的函数逻辑门中的延迟门延迟的仔细区分依赖于负载和逻辑特性依赖寄生特性门延迟:gatedelayd=h+peffort20LogicalEffort反相器的logicaleffort和intrinsicdelay是所有静态CMOS门中最小的，取为1Logicaleffort是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的比值，它独立于MOSFET的尺寸逻辑门越复杂，Logicaleffort越大LogicalEffort反相器的logicaleffo21Logicaleffort是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的比值g=1g=4/3g=5/3A+BABABABA•BABAAA21Cunit=32222Cunit=44411Cunit=5Logicaleffort是该逻辑门和反相器在流过相同电22各输入端的LE可能不一样ABC各输入端的LE可能不一样ABC23LogicalEffortLogicalEffort24对于非标准逻辑门和非标准但K相同的反相器比等效反相器为对于非标准逻辑门和非标准但K相同的反相器比等效反相器为25LogicalEffortofGatesFan-out(h)

Normalizeddelay(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+2LogicalEffortofGatesFan-out26d=h+p＝gf＋p对于扇出为4的标准反相器g=1,f=4若g＝0，p＝0,d=gf+p=4若g

＝1，p＝1,d=gf+p=5对于N级标准反相器构成的环振g=1,f=1若g

＝0，p＝0,d1=gf+p=1D＝Nd1＝N，freq＝1/2*N若g

＝1，p＝1,d1=gf+p=2D＝Nd1＝2*N，freq＝1/4*Nd=h+p＝gf＋p对于扇出为4的标准反相器对于N27Stageeffort:hi=gifiPathelectricaleffort:F=Cout/CinPathlogicaleffort:G=g1g2…gNBranchingeffort:B=b1b2…bNPatheffort:H=GFBPathdelayD=Sdi=Spi+ShiN级逻辑门相连Stageeffort:hi=gifiN级逻辑门相连28Branchingeffort:有分支的情况Branchingeffort:有分支的情况29优化设计当每一级具有相同effortdelay时，为最优设计:N级的最小延迟为每一级的等效扇出为:即Stageefforts:g1f1=g2f2=…=gNfN优化设计当每一级具有相同effortdelay时，为最优设30对于给定的负载CL和给定的第一级的输入电容Cin,可以证明最优的级数N和级间比例为：称为‘beststageeffort’对于给定的负载CL和给定的第一级的输入电容Cin,称为‘31计算出总的:F=GBH估算出总级数计算stageeffortf=F1/N按所需的级数实现逻辑功能逐级确定尺寸:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort”,Morgan-Kaufmann1999.优化设计方法计算出总的:F=GBH优化设计方法32例：确定下列电路的尺寸，使延迟最小g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=FBG=125/9=13.9h=1.93－－H1/4a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59h＝gf1abcCL5例：确定下列电路的尺寸，使延迟最小g=1

f=ag33电路参数及其提取课件34

第二节功耗在功耗设计中主要考虑三个因素：一导体的电迁移现象；二散热问题；三供电问题。第二节功耗35P6Pentium®486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)微处理器的功耗不断增加功耗及其散热将成为限制集成电路缩小的主要因素P6Pentium®486386286808680858036为什么需要考虑功耗?

芯片的功率密度40048008808080858086286386486Pentium®P611010010001000019701980199020002010YearPowerDensity(W/cm2)HotPlateNuclearReactorRocketNozzleSun’sSurface…chipsmightbecomehot…为什么需要考虑功耗?400480088080808580837为什么需要考虑功耗?–

电池的体积/重量Expectedbatterylifetimeincreaseoverthenext5years:30to40%FromRabaey,19956570758085909501020304050RechargableLithiumYearNickel-CadmiumNi-MetalHydrideNominalCapacity(W-hr/lb)Battery(40+lbs)为什么需要考虑功耗?–Expectedbattery38为什么需要考虑功耗?–

待机功耗

DrainleakagewillincreaseasVTdecreasestomaintainnoisemarginsandmeetfrequencydemands,leadingtoexcessivebatterydraining

standbypowerconsumption.8KW1.7KW400W88W12W0%10%20%30%40%50%20002002200420062008

StandbyPowerSource:Borkar,DeIntelYear20022005200820112014PowersupplyVdd(V)1.51.20.90.70.6ThresholdVT(V)0.40.40.350.30.25…andphonesleaky!为什么需要考虑功耗?–待机功耗Drainleakag39对于利用0.25微米工艺制备的芯片，电源电压为2.5V，500MHz的时钟频率下，平均负载电容为15fF/gate，每门的平均扇出为4。假设每个时钟周期内状态翻转一次。请估算每级门的动态功耗。若芯片上有108个门，则请估算整个芯片的动态功耗。

思考题对于利用0.25微米工艺制备的芯片，电源电压为2.5V，40一、金属线宽的确定金属在传递电流时，电流密度有一定的限制。如果电流过大，而超过导体的域值Jth，会使导体内产生电迁移现象，导致电路失效。

Al的Jth一般为0.8-1.0mA/μm²

例如：Al的最小线宽为3λ，λ=2.5μm，Al的厚度约为1μm，Al的横截面积为7.5μm²。

一、金属线宽的确定41

取：Jth=1mA/μm²，则：导线可流过7.5mA的电流。如果电路实际工作电流大于此电流值，就需要增加金属线宽，以防止电迁移现象出现。取：Jth=1mA/μm²，则：导线可流过7.5mA的电42二、散热问题：（1）减小各级门的功耗是集成电路设计目标之一。（2）降低功耗会使门的延迟时间增大。（3）目前，采用使散热均匀分布的方法来解决由于局部功耗过大，而造成的局部过热。二、散热问题：43三、供电问题：在进行布线时，主要考虑的约束条件是：（1）满足节点最大电压降的要求；IR（2）满足电迁移的要求；（3）满足供电均匀的要求；（4）满足噪声的要求。优化目标是连线面积最小。三、供电问题：44第一节信号传输延迟数字电路的延迟由四部分组成：门延迟连线延迟扇出延迟大电容延迟第一节信号传输延迟45由与输出节点相关的微分方程描述近似处理简化的RC充放电近似tp=0.69CL(Reqn+Reqp)/2ln(2)一、CMOS门延迟由与输出节点相关的微分方程描述近似处理简化的RC充放电近似t46延迟和输入信号相关Low－high变化两个输入同时变低tpLH－0.69Rp/2CL只有一个输入变低tpLH－0.69RpCLHigh－low变化两个输入同时变高tpLH－0.692RnCLCLBRnARpBRpARnCintNAND的延迟估计延迟和输入信号相关CLBRnARpBRpARnCintNAN47二、连线延迟interwirefringepp二、连线延迟interwirefringepp48描述引线RC延迟的模型可以分为集总模型（lumpedmodel）和分布模型（distributedmodel）集总模型RC延迟cwireDrivercapacitanceperunitlengthVoutClumpedRDriverVout简单适于短引线(r,c,L)VNVinrLVinVNrLrLrLrLcLcLcLcLcLr,c单位长度的引线电阻、电容描述引线RC延迟的模型可以分为集总模型（lumpedmod49分布模型（distributedmodel）RC延迟节点i的电压所满足的方程网络节点分得很密延迟时间与连线的长度的平方成正比！长连线加驱动器－缓冲器buffer－反相器链分布模型（distributedmodel）RC延迟节点i50门延迟和引线延迟一起考虑RDriverVinVoutrw,cw,L门延迟和引线延迟的总延迟时间为t=0.69RDriverCw+(RwCw)/2=RDriverCw+0.5rwcwL2

Rw=rwL,Cw=cwL长连线加驱动器－缓冲器buffer－反相器链门延迟和引线延迟一起考虑RDriverVinVoutrw,c51CLKPAD1500Cu500Cu1200Cu750CuCubuffer0buffer1buffer2buffer3buffer4CLK1CLK2CLK3CLK4CLK1500Cu500Cu1200Cu750CuCubuf52三、电路扇出延迟逻辑门的输出端所接的输入门的个数称为电路的扇出：Fout。对于电路扇出参数的主要限制是：三、电路扇出延迟53

扇出端的负载等于每个输入端的栅电容之和：

在电路设计中，如果一个反相器的扇出为N，即Fout=N。其驱动能力应提高N倍，才能获得与其驱动一级门相同的延迟时间。否则它的上升及下降时间都会下降N倍。扇出端的负载等于每个输入端的栅电容之和：54采用加入缓冲器使大扇入和大扇出相隔离CLCL采用加入缓冲器使大扇入和大扇出相隔离CLCL55四、大电容负载驱动电路问题：一个门驱动非常大的负载时，会引起延迟的增大。由于外部电容比芯片内部标准门栅电容可能要大几个数量级。要想在允许的门延迟时间内驱动大电容负载，只有提高即增大W，将使栅面积LW增大，管子的输入电容（即栅电容）Cg也随之增大，它相对于前一级又是一个大电容负载。问题并没有解决？Mead和Conway论证了用逐级放大反相器构成的驱动电路可有效地解决驱动大电容负载问题。四、大电容负载驱动电路56设计关键：驱动负载CL需要多少级才能使延迟最小？每级反相器的尺寸如何确定？M设计关键：M57驱动负载时反相器的延迟Delay=Delay(本征）＋Delay(负载）设Wp＝2Wn＝2W时上拉和下拉的电流相同，即有相同的上升和延迟时间等价于RC网络驱动负载时反相器的延迟Delay=Delay(本征）＋De58对于反相器链有：Cgin，j未知若反相器间保持固定的比例则设每级间的尺寸比为f，即每级有相同的延迟对于反相器链有：Cgin，j未知若反相器间保持固定的比例则59对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得到延迟最小条件下的优化尺寸忽略了反相器自身的负载，本征负载Cint对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得60电路参数及其提取课件61反相器链举例反相器链举例62LogicalEffort延迟模型一般分析逻辑门的延迟是基于负载的，若要准确计算需要精确的寄生参数和版图信息。但在逻辑设计和电路设计阶段，无法得到这些信息，因此需要新的模型对延迟进行预算，而不必基于准确的寄生参数。LogicalEffort，LE通过比较不同逻辑结构的延迟，评估CMOS电路的延迟LogicalEffort延迟模型一般分析逻辑门的延迟是63门延迟:gatedelayd=h+peffortdelayintrinsicdelayEffortdelay:h=gflogicalefforteffectivefanout=Cout/CinLogicaleffort与电路拓扑结构相关，与器件的尺寸无关Effectivefanout(electricaleffort)是负载和器件尺寸的函数逻辑门中的延迟门延迟的仔细区分依赖于负载和逻辑特性依赖寄生特性门延迟:gatedelayd=h+peffort64LogicalEffort反相器的logicaleffort和intrinsicdelay是所有静态CMOS门中最小的，取为1Logicaleffort是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的比值，它独立于MOSFET的尺寸逻辑门越复杂，Logicaleffort越大LogicalEffort反相器的logicaleffo65Logicaleffort是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的比值g=1g=4/3g=5/3A+BABABABA•BABAAA21Cunit=32222Cunit=44411Cunit=5Logicaleffort是该逻辑门和反相器在流过相同电66各输入端的LE可能不一样ABC各输入端的LE可能不一样ABC67LogicalEffortLogicalEffort68对于非标准逻辑门和非标准但K相同的反相器比等效反相器为对于非标准逻辑门和非标准但K相同的反相器比等效反相器为69LogicalEffortofGatesFan-out(h)

Normalizeddelay(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+2LogicalEffortofGatesFan-out70d=h+p＝gf＋p对于扇出为4的标准反相器g=1,f=4若g＝0，p＝0,d=gf+p=4若g

＝1，p＝1,d=gf+p=5对于N级标准反相器构成的环振g=1,f=1若g

＝0，p＝0,d1=gf+p=1D＝Nd1＝N，freq＝1/2*N若g

＝1，p＝1,d1=gf+p=2D＝Nd1＝2*N，freq＝1/4*Nd=h+p＝gf＋p对于扇出为4的标准反相器对于N71Stageeffort:hi=gifiPathelectricaleffort:F=Cout/CinPathlogicaleffort:G=g1g2…gNBranchingeffort:B=b1b2…bNPatheffort:H=GFBPathdelayD=Sdi=Spi+ShiN级逻辑门相连Stageeffort:hi=gifiN级逻辑门相连72Branchingeffort:有分支的情况Branchingeffort:有分支的情况73优化设计当每一级具有相同effortdelay时，为最优设计:N级的最小延迟为每一级的等效扇出为:即Stageefforts:g1f1=g2f2=…=gNfN优化设计当每一级具有相同effortdelay时，为最优设74对于给定的负载CL和给定的第一级的输入电容Cin,可以证明最优的级数N和级间比例为：称为‘beststageeffort’对于给定的负载CL和给定的第一级的输入电容Cin,称为‘75计算出总的:F=GBH估算出总级数计算stageeffortf=F1/N按所需的级数实现逻辑功能逐级确定尺寸:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort”,Morgan-Kaufmann1999.优化设计方法计算出总的:F=GBH优化设计方法76例：确定下列电路的尺寸，使延迟最小g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=FBG=125/9=13.9h=1.93－－H1/4a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59h＝gf1abcCL5例：确定下列电路的尺寸，使延迟最小g=1

f=ag77电路参数及其提取课件78

第二节功耗在功耗设计中主要考虑三个因素：一导体的电迁移现象；二散热问题；三供电问题。第二节功耗79P6Pentium®486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)微处理器的功耗不断增加功耗及其散热将成为限制集成电路缩小的主要因素P6Pentium®486386286808680858080为什么需要考虑功耗?

芯片的功率密度40048008808080858086286386486Pentium®P611010010001000019701980199020002010YearPowerDensity(W/cm2)HotPlateNuclearReactorRocketNozzleSun’sSurface…chipsmightbecomehot…为什么需要考虑功耗?400480088080808580881为什么需要考虑功耗?–

电池的体积/重量Expectedbatterylifetimeincreaseoverthenext5years:30to40%FromRabaey,1995657075808590