ARM9教学课件-数字逻辑基础

数字逻辑基础比特的概念图

比特与电平“1”“0”Vt比特bit这个词来自英文binarydigit，用来描述构造计算机信息的基本单位。比特采用与二进制数字相同的符号，也就是“0”和“1”。二进制数出现的时间很早，而比特是信息化时代引入的名词，两者形式上相同，但含义有差别。数字一般与计数和计算过程相关，伴随数字的有计算规则；而符号一般只是一个抽象的表示，以便于人们记忆、思维。图

通信中的比特00110101T10101100比特的概念(续)在后面介绍的微控制器中的逻辑“1”是对应+5V，“0”是0V。中间常用一个器件做电平转换。比特对应的电气特性以及转换一般是与电子工程师的工作密切相关的，对于嵌入式软件工程师来说，电信号的电气特征往往可以忽略，只理解“0”、“1”对应的含义即可。逻辑门(logicgate)输入X输出Y输入X输出Y0110图

非门(NOT)表

非门真值表(truetable)非门(NOT)在计算机里面，比特常对应于两种不同状态的电信号，能够处理这两种电信号的基本器件是“门”(gate)电路器件。之所以称为“门”，是在生活中的门一般处于“开”和“关”两种状态之一。进一步称之为“逻辑门”是忽略了具体的电路实现，而强调其布尔逻辑代数方面的特性。与门(AND)图

与门符号输入A输入B输出000010100111表与门真值表输入A输入B输出

练习：考虑用标准的两输入与门构造有三个输入的与门，并写出真值表。或门(OR)输入A输入B输出输入A输入B输出000011101111图

或门符号表

或门真值表与非门(NAND)图

与非门符号输入A输入B输出输入A输入B输出001011101110表

与非门真值表与非门等同于与门和非门级联起来，相当于对与门的输出再求反。与门右侧的小圆圈表示求反操作。或非门(NOR)输入A输入B输出输入A输入B输出001010100110图

或非门符号表

或非门真值表或非门等同于或门与非门的级联，结果等于对或门输出再求反。异或门(XOR)输入A输入B输出输入A输入B输出000011101110图

异或门符号表

异或门真值表异或门XOR输出为1的时候，当且仅当输入X和Y中有且只有一个为1。加法器.半加器（HA,HalfAdder）输入A输入B进位输出C和输出S图半加器加法操作是处理器的基本功能。图2-10中的半加器由一个异或门和与门组成，能够进行两个（单）比特输入的加法计算。可以简单地验证一下，只有当输入的两个输入的比特都是1的时候，才有进位1。ABSC半加器图

半加器输入A输入B

和S进位C0000011010101101表

半加器真值表半加器（HA,HalfAdder）(续)半加器是两输入两输出器件ABSC半加器ABSC半加器图

用半加器实现3个比特相加

输入A输入B低位进位和输出进位输出全加器在有多个比特位的两个二进制数加法运算中，对应比特相加的同时，还要加上低位的进位，每一位的加法操作实际上涉及到3个比特的相加---两个位置对应的比特和1个进位。图2-12中的全加器实现这一具体的操作。在图2-12中，两个比特先做加法，输出加法操作的和以及进位，和再与进位比特相加，产生最终的和。最终的进位输出通过对两个半加器的进位比特做或运算产生，容易看出两个半加器不可能都产生进位比特1。00110011011010111111图全加器输入A输入B进位CI

和S进位CO00000010101001011001表

全加器真值表ABSCO全加器CI输入

A输入

B进位输入CI和输出进位输出全加器(续)全加器是三输入两输出器件ABSCO全加器CIABSCO全加器CIABSCO全加器CIABSCO全加器CI图4位加法器a0b0a1b1a2b2a3b3s0s1s2s3c进位输入0四位加法器在能够处理进位的全加器基础上，可以进一步构造能够进行具有多比特位的二进制数加法运算的加法器。多个全加器通过级联的行排列形式就可以实现多比特位数的二进制加法，这种行排列形式实现的加法器被称为“行波进位加法器”。在这个构造模式中，低位的比特先做加法运算产生和以及进位比特，进位比特送入后一级全加器，这和我们手工计算方式实际上是类似的。进一步扩展，可以得到能够计算8位二进制数、16位二进制数加法的加法器。4位加法器a3a2a1a0b3b2b1b0s3s2s1s0c04位加法器a7a6a5a4b7b6b5b4s7s6s5s4c1图

用两个4位加法器构造的8位加法器0八位加法器减法转换成加法：n位加法器求反器ab进位s进位输出c图

减法器减法器b–a=b+(-a)早期的减法转换成加法是由编译器软件完成的，也就是将减法转换为与减数的补码相加。现在一般由硬件完成，也就是在加法器前面加一个求反器，同时在多比特加法器中的最低位的全加器有一个为1的进位即可。图

加减法器1/0n位加法器求反器abs进位输出cCE加减法器件处理器中的加法器和减法器是合二为一的。加减法器中引入控制信号，当控制信号为0时进行加法操作，当控制信号为1时进行减法操作。显然这个控制信号应该是与a+b或a–b中的运算符对应的。比特的存储保持位W数据端DQ_Q图

电平触发D型触发器DWQ图D型触发器电路符号数据端D

W输出Q010111X0Q表

锁存器真值表_Q触发器(也叫锁存器）是构建可以存储比特器件的基础，触发器电路有两个稳定的状态，具有记忆性，可以保持1比特的信息。图中的逻辑电路被称为电平触发D型触发器。当保持位输入为1时，输出端Q与数据端输入保持一致；而当保持位输入为0时，输出端Q不受数据端输入的影响，保持原来的状态。八位锁存器WDI2DO2WDI1DO1WDI0DO0WDI3DO3WDI6DO6WDI5DO5WDI4DO4WDI7DO7输入输出写入图8位锁存器构造将多个1位锁存器连在一起，可以构成多位锁存器以保存多比特信息。如图8位锁存器有8个数据输入端和8个数据输出端，外加一个写入控制输入。在计算机I/O接口中，通常都会有锁存器来（暂时）保存处理器发送来的数据，等待I/O设备来读。多路选择器(MUX,multiplexor)MUXselin1in2out图

多路选择器电路符号in2in1selout图

多路选择器的简单实现多路选择器(multiplexer)也被称为数据选择器，它是一种多个输入一个输出的器件，其作用是根据选择控制信号选择某一路输入信号作为输出。多路选择器常用来实现线路复用。

思考题：

分析图中二选一数据选择器的功能。考虑4选1多路选择器的逻辑图及功能表。译码器二进制译码器......X0X1Xn-1Y0Y1Y2Y2n-1Y2n-2图

二进制译码器的一般原理图译码器是一个将n个输入变为2n个输出的多输入多输出组合逻辑电路。此类译码器一般用于控制或内存寻址，成为唯一地址译码器。2-4译码器X0X1Y0Y1Y2Y3图2-4译码器原理图X0X1Y0Y1Y2Y3001000100100010010110001表

2-4译码器真值表与门输入端的圆圈表示先做取反操作再做与运算，这里为了清楚省略了非门。4×4存储器的访问（重要）图4×4存储器访问这16个基本存储单元通过线路相连，形成4×4的存储矩阵，一次可以对一行4个存储单元进行读写操作。译码器根据2位的地址输入，产生4个输出，其中只有一个输出是有效电平的，这个有效输出确定了能够对哪一行的存储单元进行操作。思考题：图2-26中，地址译码器输入只有两根地址线，如果用二进制符号“0”、“1”来表示每个地址线上的电平，则可以有四种状态，也即00、01、10和11，转换成十进制是0～3，这被称为寻址范围。现在PC主存地址总线宽度是32位的，寻址空间是多少？2.为什么说Windows程序的地址空间是4G，这4G的地址空间是怎样进行寻址的？存储技术图

层次式存储结构半导体存储器的分类：根据使用功能的不同，半导体存储器可分为两大类：（1）随机存取存储器（RAM）也叫做读/写存储器。既能方便地读出所存数据，又能随时写入新的数据。RAM的缺点是数据易失，即一旦掉电，所存的数据全部丢失。（2）只读存储器（ROM）。其内容只能读出不能写入。存储的数据不会因断电而消失，即具有非易失性。存储器的容量：存储器的容量=字数（n）×位数（m）存储器的分类存储器——用以存储二进制信息的器件RAM的基本结构由存储矩阵、地址译码器、读写控制器、输入/输出控制、片选控制等几部分组成。图RAM的基本结构存储矩阵32行×32列矩阵要求存储器容量：

且256×4

(字数)×(位数)存储器单元选择：32根行线、8根列线▲因此，该RAM存储矩阵共需要32根行选择线X0~X31和8根列选择线Y0~Y7。▲因此，该RAM存储矩阵共需要5+3根地址线A7~A0即可全部寻址。译码器……25=32A0A1A2A3A4译码器A5A6A723=81