eda章概述市公开课一等奖省赛课获奖课件

1.EDA技术是一门包括多学科综合性技术，内容广泛，本课程主要学习应用各种EDA工具进行数字系统设计方法；2.本课程学习设计方法主要是用软件进行硬件设计与仿真，与数字电路中学习方法有本质不一样，但为了更加好掌握VHDL设计方法，必须要熟悉和掌握数字电路各方面硬件电路知识；3.EDA主要电路描述方法是VHDL语言，它是一个并行语言，是与硬件电路紧密联络语言，是不一样于传统软件编程语言；4.在VHDL程序设计中，除了考虑经过编程实现指定逻辑功效外，还要对这一程序可能花费硬件资源有一明确预计；5.学习过程中，要善于总结经验，尽可能地了解软件语句与硬件结构间联络，在实践过程中，提升经过驾御软件语句来控制硬件组成能力。课程特点EDA技术1eda章概述第1页第一章EDA概述1.关于EDA技术2.传统硬件设计方法3.利用VHDL语言硬件电路设计方法4.利用VHDL语言设计硬件电路优点2eda章概述第2页1.关于EDA技术1.EDA技术含义

以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述主要表示方式，以计算机为设计工具，在EDA软件平台上完成设计文件逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对特定目标芯片适配编译、逻辑映射和编程下载等工作。2.EDA技术发展历程

20世纪70年代CAD阶段20世纪80年代计算机辅助工程设计CAE阶段20世纪90年代电子系统设计自动化EDA阶段3eda章概述第3页EDA技术在进入二十一世纪后，得到了更大发展：电子设计结果自主知识产权仿真和设计EDA软件不停推出电子技术全方位纳入EDA领域传统设计建模理念发生重大改变EDA使得电子领域各学科界限愈加含糊愈加互为包容更大规模FPGA和CPLD器件不停推出

EDA工具ASIC设计涵盖大规模电子系统及复杂IP核模块

软硬件IP核在电子行业广泛应用IP－IntellectualProperty

SoC高效低成本设计技术成熟

硬件描述语言出现（如SystemC）设计和验证趋于简单4eda章概述第4页软件开发工具硬件电路3.EDA技术主要内容

大规模可编程逻辑器件硬件描述语言(HDL)

1.关于EDA技术5eda章概述第5页设计输入子模块设计数据库子模块分析验证子模块综合仿真子模块布局布线子模块4.EDA软件系统组成

1.关于EDA技术6eda章概述第6页源程序编辑和编译

原理图输入方式状态图输入方式VHDL软件程序文本方式

逻辑综合和优化目标器件布线／适配目标器件编程／下载设计过程中相关仿真硬件仿真／硬件测试5.EDA设计流程

1.关于EDA技术7eda章概述第7页EDA设计流程

1.关于EDA技术8eda章概述第8页EDA概述1.关于EDA技术2.传统硬件设计方法3.利用VHDL语言硬件电路设计方法4.利用VHDL语言设计硬件电路优点9eda章概述第9页2.传统硬件设计方法主要特征：1.采取自下自上(BottomUp)设计方法【例】：设计一个六进制计数器。解：⑴选择逻辑器件。⑵进行电路设计。

CPQ2nQ1nQ0nQ2n+1Q1n+1Q0n+1100000120010113011111411111051101006100000Q2n+1=Q1n→Q2选D触发器Q1n+1=Q0n→Q1选D触发器Q0较复杂→Q0选JK触发器六进制计数器状态转移图状态转移表10eda章概述第10页驱动方程为：2.传统硬件设计方法11eda章概述第11页六进制约翰逊计数器电原理图2.传统硬件设计方法12eda章概述第12页而假如我们采取VHDL描述输入:CLK作为计数时钟输出:COUT作为输出信号(2DOWNTO0)信号量:cn(2DOWNTO0)IF(CLK’EVENTANDCLK=‘1’)THENIF(cn=5)THENcn<=“000”;ELSEcn<=cn+1;ENDIF;ENDIF;COUT<=cn;13eda章概述第13页主要特征：1.采取自下自上(BottomUp)设计方法2.采取通用数字逻辑器件3.在系统硬件设计后期进行仿真和调试4.主要设计文件是电原理图2.传统硬件设计方法14eda章概述第14页EDA概述1.关于EDA技术2.传统硬件设计方法3.利用VHDL语言硬件电路设计方法4.利用VHDL语言设计硬件电路优点15eda章概述第15页3.利用VHDL语言硬件电路设计方法•什么是硬件描述语言？就是能够描述硬件电路功效、信号连接关系以及定时关系语言。它能比电原理图更有效地表示硬件电路特征。二选一数据选择器(a)电原理图表示(b)VHDL语言描述16eda章概述第16页•VHDL语言只是硬件描述语言家族中一员硬件描述语言有数十种之多，惯用有VHDL、VerilogHDL、ABEL_HDL。•三种语言对比：逻辑描述层次（分三个层次，即行为级、RTL级、门级描述）VHDL语言是一个高级描述语言，适合用于行为级和RTL级描述；Verilog语言和ABEL语言是一个较低级描述语言，适合用于RTL级和门电路级描述；设计要求VHDL进行电子系统设计时能够不了解电路结构细节，设计者所做工作较少；Verilog和ABEL语言进行电子系统设计时必须了解电路结构细节，设计者所做工作较多；综合过程VHDL语言源程序综合过程较复杂，几乎不能直接控制门电路生成；而Verilog和ABEL语言源程序综合过程较简单，易于控制电路资源；3.利用VHDL语言硬件电路设计方法17eda章概述第17页对综合器要求VHDL描述语言层次较高，不易控制底层电路，因而对综合器性能要求较高，Verilog和ABEL语言对综合器性能要求较低。支持EDA工具支持VHDL和VerilogEDA工具较多，但支持ABEL综合器仅DATAIO一家。国际化程度VHDL和Verilog已成为IEEE标准，而ABEL正朝国际化标准努力。3.利用VHDL语言硬件电路设计方法18eda章概述第18页VHDL综合

把抽象实体结合成单个或统一实体。

图1-2编译器和综合功效比较

19eda章概述第19页VHDL综合

图1-3VHDL综合器运行流程

面积和速度20eda章概述第20页硬件描述语言设计特点：1.采取自上至下设计方法“自顶向下”与“自底向上”设计方法步骤3.利用VHDL语言硬件电路设计方法21eda章概述第21页2.采取系统早期仿真3.降低了硬件电路设计难度4.主要设计文件是HDL源程序3.利用VHDL语言硬件电路设计方法22eda章概述第22页EDA概述1.关于EDA技术2.传统硬件设计方法3.利用VHDL语言硬件电路设计方法4.利用VHDL语言设计硬件电路优点23eda章概述第23页4.利用VHDL言设计硬件电路优点能够在电子设计各个阶段、各个层次进行计算机模拟验证

有各类库支持一些HDL语言也是文档型语言(如VHDL)日益强大逻辑设计仿真测试技术设计者拥有完全自主权，再无受制于人之虞良好可移植与可测试性，为系统开发提供了可靠确保能将全部设计步骤纳入统一自顶向下设计方案中自动设计能力、不一样内容仿真模拟、完整测试24eda章概述第24页EDA发展趋势

在一个芯片上完成系统级集成已成为可能

可编程逻辑器件开始进入传统ASIC市场

EDA工具和IP核应用更为广泛

高性能EDA工具得到长足发展

计算机硬件平台性能大幅度提升，为复杂SoC设计提供了物理基础。

25eda章概述第25页第2章EDA设计流程及其工具26eda章概述第26页2.1设计流程

图2-1应用于FPGA/CPLDEDA开发流程

27eda章概述第27页2.1设计流程

2.1.1设计输入(原理图／HDL文本编辑)1.图形输入

状态图输入波形图输入原理图输入在EDA软件图形编辑界面上绘制能完成特定功效电路原理图

2.

HDL文本输入

将使用了某种硬件描述语言(HDL)电路设计文本，如VHDL或Verilog源程序，进行编辑输入。

28eda章概述第28页2.1设计流程

2.1.2综合

整个综合过程就是将设计者在EDA平台上编辑输入HDL文本、原理图或状态图形描述，依据给定硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终取得门级电路甚至更底层电路描述网表文件。2.1.3适配

将由综合器产生网表文件配置于指定目标器件中，使之产生最终下载文件，如JEDEC、Jam格式文件。29eda章概述第29页2.1设计流程

2.1.4时序仿真与功效仿真

时序仿真靠近真实器件运行特征仿真

功效仿真直接对VHDL、原理图描述或其它描述形式逻辑功效进行测试模拟2.1.5编程下载

2.1.6硬件测试

30eda章概述第30页2.2ASIC及其设计流程

ASIC(ApplicationSpecificIntegratedCircuits，专用集成电路)

图2-2ASIC分类

31eda章概述第31页2.2ASIC及其设计流程

2.2.1ASIC设计方法

图2-3ASIC实现方法

32eda章概述第32页2.2.2普通ASIC设计流程

图2-4ASIC设计流程

33eda章概述第33页2.3惯用EDA工具

2.3.1设计输入编辑器

2.3.2HDL综合器

FPGACompilerII、DC-FPGA综合器、SynplifyPro综合器、LeonardoSpectrum综合器和PrecisionRTLSynthesis综合器

2.3.4适配器

2.3.5下载器2.3.3仿真器

VHDL仿真器

Verilog仿真器

MixedHDL仿真器

其它HDL仿真器

Modelsim34eda章概述第34页2.4QuartusII介绍

图1-9QuartusII设计流程

35eda章概述第35页2.5IP核介绍

IP(IntellectualProperty)软IP固IP硬IP36eda章概述第36页第三章可编程逻辑器件原理1.概述2.可编程阵列逻辑(PAL)器件3.通用逻辑阵列(GAL)器件4.复杂可编程逻辑器件(CPLD)5.现场可编程门列阵(FPGA)6.可编程逻辑器件开发37eda章概述第37页1.概述1）数字逻辑器件

矛盾PLD通用型专用型处理方法

通用型(通常是SSI、MSI以及MPU)

优点：适应性强（理论上可实现复杂数字系统）、设计周期短、成本低缺点：功耗大、体积大、可靠性差、设计较被动。

专用型(通常是LSI、VLSI)

优点：功耗小、体积小、可靠性高

缺点：适应性差（只适用专用数字系统）、设计周期长、成本高。38eda章概述第38页可编程逻辑器件(PLD)是用来实现定制逻辑功效、用户可自由配置数字集成电路(ICs)。可编程逻辑器件能够利用其内部逻辑结构实现任何布尔表示式或者存放器功效。相反，象TTL器件等现有逻辑集成电路（Ics）只能提供特定逻辑功效，不能经过修改来满足详细电路设计要求。现在，PLD制造商已经能够供给集成度和性能比分离元件高，而单位功效成本低于分离元件可编程器件。

可编程逻辑器件已经成为比分离元件以及类似专用集成电路（ASICs）全定制或者半定制器件更受欢迎产品。关于PLD：1.概述39eda章概述第39页是作为通用型器件产生，其逻辑功效又是由用户自定义专用器件；

是介于通用型和专用型之间逻辑器件，即，既含有通用型优点，又含有专用型优点，同时还含有设计主动性和保密性优点；逻辑功效编程含有可重复性。

PLD在80年代发展非常快，主要产品有：PAL——可编程阵列逻辑；GAL——通用阵列逻辑；CPLD——复杂可编程逻辑器件；FPGA——现场可编程门阵列

集成度非常高，也叫高密度可编程逻辑器件HDPLD2）PLD特点1.概述40eda章概述第40页3）几个概念微米工艺 ——特征尺寸>1μm工艺亚微米工艺 ——特征尺寸=1~0.6μm工艺

深亚微米工艺——特征尺寸=0.6~0.1μm

纳米工艺 ——特征尺寸<0.1μm当前主流工艺是0.35μm和0.25μm，最高可达0.18μm，集成度可达百万门，比如XILINX企业FPGAXC40250为250万等校门，IO数大448脚。PLD改变了传统数字系统设计方法，极大减轻了电路设计和PCD设计工作量和难度，增强了设计灵活性和可修改性，提升了工作效率。结论：PLD是设计和实现数字系统理想器件。1.概述41eda章概述第41页4）PLD设计过程熔丝型反熔丝型紫外光擦除EPROM电擦除EPROM，即EEPROM在系统编程(ISP—InSystemProgrammable)，E2PROM或FLASH在线可重配置(ICR—InCircuitReconfigurability),SRAM和外部EPROM用EDA软件进行输入、编译、逻辑划分、优化、模拟（功效模拟、时序模拟）；

用编程器对PLD编程或经过电缆进行在系统编程、在线配置。注意：PROM实际上也是一个PLD，只是绝大多数情况是作存放器使用。5）可编程技术分类

按集成度来分简单PLD，即SPLD，如：早期PROM、PLA、PAL、GAL等；复杂PLD，即CPLD或FPGA；按编程工艺来分一次性编程可重复编程1.概述42eda章概述第42页按结构来分乘积项结构器件查找表结构器件1.概述43eda章概述第43页基本门

组合电路

时序电路

图3-1基本PLD器件原理结构图

44eda章概述第44页3.1.1可编程逻辑器件发展历程

PROM(ProgrammableReadOnlyMemory)PLA(ProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLDCPLDFPGA45eda章概述第45页3.1.2可编程逻辑器件分类

图3-2PLD按集成度分类

46eda章概述第46页3.2简单可编程逻辑器件原理

3.2.1电路符号表示

图3-3惯用逻辑门符号与现有国家标准符号对照

47eda章概述第47页3.2简单可编程逻辑器件原理

3.2.1电路符号表示

图3-4PLD互补缓冲器

图3-5PLD互补输入

图3-6PLD中与阵列表示

48eda章概述第48页3.2简单可编程逻辑器件原理

3.2.1电路符号表示

图3-7PLD中或阵列表示

图3-8阵列线连接表示

49eda章概述第49页3.2简单可编程逻辑器件原理

3.2.2PROM图3-9PROM基本结构

50eda章概述第50页3.2简单可编程逻辑器件原理

3.2.2PROM图3-10PROM逻辑阵列结构

51eda章概述第51页3.2简单可编程逻辑器件原理

3.2.2PROM图3-11PROM表示PLD阵列图

52eda章概述第52页3.2简单可编程逻辑器件原理

3.2.2PROM图3-12用PROM完成半加器逻辑阵列

53eda章概述第53页3.2简单可编程逻辑器件原理

3.2.3PLA(PROM利用率不高)图3-13PLA逻辑阵列示意图

54eda章概述第54页3.2简单可编程逻辑器件原理

3.2.3PLA图3-14PLA与PROM比较

55eda章概述第55页PLA与PROM区分：①PROM逻辑阵列(即地址译码器)是固定，而PLA逻辑阵列是可编程；结论:用PROM实现逻辑函数mi利用率不高，而PLA可经过编程产生所需要mi，所以用PLA比用PROM更合理。注意:假如在输出端增加FF，将得到时序逻辑型PLA！②PROM与阵列将输入变量全部最小项全部译出了，FPLA与阵列能产生乘积项比ROM少得多。56eda章概述第56页组成特点：由可编程与阵列、固定或阵列组成。可编程阵列逻辑(PAL)器件3.2.4PAL(PLA算法复杂)图3-16PAL惯用表示

图3-15PAL结构57eda章概述第57页⑴基本与-或阵列结构特点：①只有可编程与阵列和固定或阵列，无输出控制和反馈；②输入端和输出端固定，不可自定义，使用缺乏灵活性。用途：只适合用于简单组合逻辑电路设计。可编程阵列逻辑(PAL)器件58eda章概述第58页

⑵可编程输入/输出型结构

特点：

①含有三态输出缓冲器和反馈缓冲器(可组成简单触发器)；②功效配置灵活（既可输入、也可输出）。用途：

可方便地设计编码器、译码器、数据选择器等组合电路，也可完成串行数据移位和循环等操作。可编程阵列逻辑(PAL)器件59eda章概述第59页

⑶带反馈存放器型结构特点：

①在输出端增加了D触发器，器件含有记忆功效②DCP和三态门OE均共用用途：设计同时计数器、移位存放器等同时时序逻辑电路(只能设计时序电路，因为D_FF不能被旁路)。可编程阵列逻辑(PAL)器件60eda章概述第60页

⑷带异或存放器型结构特点：与第三种相比仅仅将与项分为两组再经过一异或门输出至D-FF。用途：便于对与一或逻辑阵列输出函数求反和保持，可简化计数器和时序逻辑电路设计。可编程阵列逻辑(PAL)器件61eda章概述第61页

⑸算术选通反馈型结构特点：在第四种基础上增加算术选取电路作反馈，可得到16种逻辑组合输出。用途：主要用于实现快速加、减、大于、小于等算术逻辑操作。可编程阵列逻辑(PAL)器件62eda章概述第62页

⑹异步可编程存放器输出型结构特点：①增加一个异或门以控制输出极性；②D-FF时钟、置位和复位均可由3个专用乘积项编程控制，可实现异步控制；③三态输出使能端也由专用乘积项控制。用途：尤其适合设计复杂异步时序逻辑电路。可编程阵列逻辑(PAL)器件63eda章概述第63页⑺乘积项公用输出结构特点：

输出和反馈每两路一组，组内乘积项是公用，时钟和输出使能是全局共用。用途：

适合用于设计多输入同时时序逻辑电路。可编程阵列逻辑(PAL)器件64eda章概述第64页⑻宏单元输出结构特点：经过对宏单元编程，可确定各单元输出和反馈结构，灵活性强。用途：可设计各种数字逻辑电路。可编程阵列逻辑(PAL)器件65eda章概述第65页【例】：用PAL器件实现一个带使能输出2—4译码器注意：每个或门有很多不用与项，这些与项是全部编程连接，所以这些与项乘积必定是“0”，因为：2.可编程阵列逻辑(PAL)器件66eda章概述第66页【例】：用PAL器件设计一个十进制异步计数器CPQ3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+10000000011000100102001000113001101004010001015010101106011001117011110008100010019100100002.可编程阵列逻辑(PAL)器件不要67eda章概述第67页PAL器件：3.通用逻辑阵列(GAL)器件优点：①使用方便、设计灵活、降低了硬件规模，提升了可靠性；②为研制工作和小批量产品提供了方便。缺点：①采取熔丝工艺，编程可不可修改，研制工作中造成较大浪费；②种类繁多，结设计和使用带来不便。采取电擦除方式，可重复编程；

采取宏单元，增加了器件通用性。为克服PAL缺点推出GAL器件，其特点为：68eda章概述第68页图3-15PAL结构3.2.5GAL69eda章概述第69页1）GAL16V8总体结构(如图)8个输入缓冲器(固定输入)；8个三态输出缓冲器(可编程为输入/输出)；1个CP输入缓冲器；1个三态输出使能OE输入缓冲器；与阵列为8×8个与门,共64个乘积项,每个项有32个输入（16个变量）,其中8个变量为外部输入,8个是内部反馈；8个输出逻辑宏单元OLMC(包含固定或阵列)，其中6个都有反馈线接到邻近单元。70eda章概述第70页3.2简单可编程逻辑器件原理

3.2.5GAL图3-15PAL结构71eda章概述第71页3.2简单可编程逻辑器件原理

3.2.5GAL图3-20存放器模式组合双向输出结构

72eda章概述第72页3.2简单可编程逻辑器件原理

3.2.5GAL图3-21组合输出双向结构

73eda章概述第73页3.2简单可编程逻辑器件原理

3.2.5GAL图3-22复合型组合输出结构

74eda章概述第74页3.2简单可编程逻辑器件原理

3.2.5GAL图3-23反馈输入结构

75eda章概述第75页3.2简单可编程逻辑器件原理

3.2.5GAL图3-24输出反馈结构

76eda章概述第76页3.2简单可编程逻辑器件原理

3.2.5GAL图3-25简单模式输出结构

77eda章概述第77页GAL器件性能特点：

通用逻辑阵列(GAL)器件采取电擦除工艺，可重复编程，可编程100次以上；采取先进EECMOS工艺，即有双极性器件高速性能，又有CMOS器件低功耗优点；擦除与改写块；采取宏单元结构，灵活、通用性强、可配置为各种工作模式；含有加密功效，可预防电路非法剽窃；含有电子标签，便于文档管理，提升了生产效率；含有存放器预置和加电复位功效，器件功效可测试性达100%；编程数据可保留以上；缺点：阵列规模小，不适合复杂逻辑电路设计；不能完全杜绝编程数据非法剽窃；78eda章概述第78页简单PLD器件被取代原因：(1)阵列规模较小，资源不够用于设计数字系统。当设计较大数字逻辑时，需要多片器件，性能、成本及设计周期都受影响。(2)片内存放器资源不足，且存放器结构限制较多(如，有器件要求时钟共用)，难以组成丰富时序电路。(3)I／O不够灵活，限制了片内资源利用率。(4)编程不便，需用专用编程工具，对于使用熔丝型简单PLD更是不便。(5)不能完全杜绝编程数据非法剽窃复杂可编程逻辑器件(CPLD)79eda章概述第79页KX康芯科技3.3CPLD结构与工作原理

图3-25简单模式输出结构

80eda章概述第80页3.3CPLD结构与工作原理

图3-27MAX7128S结构

1．逻辑阵列块(LAB)逻辑阵列块是器件关键，每个LAB与各自对应I/O控制相连，且每个LAB经过可编程连线阵列PIA与全局总线连在一起。（包含16个宏单元）81eda章概述第81页3.3CPLD结构与工作原理

2．宏单元:由可编程与阵列（36个输入）和固定或阵列（5个乘积项）、一个含有独立可编程触发器（时钟、时钟使能、去除和置位均可编程）。

MAX7000系列中宏单元

逻辑阵列

乘积项选择矩阵

可编程存放器

三种时钟输入模式

全局时钟信号

全局时钟信号由高电平有效时钟信号使能用乘积项实现一个阵列时钟82eda章概述第82页3.3CPLD结构与工作原理

图3-28共享扩展乘积项结构

3．扩展乘积项

83eda章概述第83页3.3CPLD结构与工作原理

3．扩展乘积项

图3-29并联扩展项馈送方式

84eda章概述第84页3.3CPLD结构与工作原理

4．可编程连线阵列(PIA)可编程连线阵列，经过PIA把各LAB相互连接，组成用户所需要逻辑功效。几乎全部信号都可经过PIA连接到器件任何地方。PIA有固定延时，使得器件延时性能能够预测。图3-30PIA信号布线到LAB方式

85eda章概述第85页3.3CPLD结构与工作原理

5．I/O控制块允许每个I/O引脚被配置为输入、输出和双向方式，提供减缓输出缓冲器电压摆率选择项，以降低工作速度要求不高信号在开关瞬间产生噪声。

图3-31EPM7128S器件I/O控制块

86eda章概述第86页CPLD共享相邻乘积项和结构优点：提升了各单元或门使用效率，可实现较复杂逻辑功效。87eda章概述第87页3.4FPGA结构与工作原理

3.4.1查找表逻辑结构

图3-32FPGA查找表单元

图3-33FPGA查找表单元内部结构

88eda章概述第88页【例8-5】用查找表LUT结构实现一个五进制计数器CPQ3nQ2nQ1nQ3n+1Q2n+1Q1n+1OO000011O010102O100113O1110041000004.复杂可编程逻辑器件(CPLD)89eda章概述第89页KX康芯科技3.4.2Cyclone/CycloneII系列器件结构与原理

图3-34CycloneLE结构图

90eda章概述第90页3.4FPGA结构与工作原理

3.4.2Cyclone/CycloneII系列器件结构与原理图3-35CycloneLE普通模式

91eda章概述第91页3.4.2Cyclone/CycloneII系列器件结构与原理图3-36CycloneLE动态算术模式

92eda章概述第92页3.4.2Cyclone/CycloneII系列器件结构与原理图3-37CycloneLAB结构

93eda章概述第93页3.4.2Cyclone/CycloneII系列器件结构与原理图3-38LAB阵列

94eda章概述第94页3.4.2Cyclone/CycloneII系列器件结构与原理图3-39LAB控制信号生成

95eda章概述第95页3.4.2Cyclone/CycloneII系列器件结构与原理图2-40快速进位选择链

96eda章概述第96页3.4FPGA结构与工作原理

3.4.2Cyclone/CycloneII系列器件结构与原理图3-41LUT链和存放器链使用

97eda章概述第97页3.4FPGA结构与工作原理

3.4.2Cyclone/CycloneII系列器件结构与原理图3-42LVDS连接

98eda章概述第98页3.5硬件测试技术

3.5.1

内部逻辑测试图3-43边界扫描电路结构

3.5.2JTAG边界扫描测试

99eda章概述第99页3.5硬件测试技术

表3-1边界扫描IO引脚功效

3.5.2JTAG边界扫描测试

引

脚描

述功

能TDI测试数据输入(TestDataInput)测试指令和编程数据串行输入引脚。数据在TCK上升沿移入。TDO测试数据输出(TestDataOutput)测试指令和编程数据串行输出引脚，数据在TCK下降沿移出。假如数据没有被移出时，该引脚处于高阻态。TMS测试模式选择(TestModeSelect)控制信号输入引脚，负责TAP控制器转换。TMS必须在TCK上升沿到来之前稳定。TCK测试时钟输入(TestClockInput)时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(TestResetInput)低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。100eda章概述第100页3.5硬件测试技术

图3-44边界扫描数据移位方式

3.5.2JTAG边界扫描测试

101eda章概述第101页3.5.2JTAG边界扫描测试

图3-45JTAGBST系统内部结构

102eda章概述第102页KX康芯科技3.5.2JTAG边界扫描测试

图3-46JTAGBST系统与与FPGA器件关联结构图

103eda章概述第103页3.5硬件测试技术

图3-47JTAGBST选择命令模式时序

3.5.2JTAG边界扫描测试

3.5.3嵌入式逻辑分析仪

104eda章概述第104页3.6FPGA/CPLD产品概述

3.6.1Lattice企业CPLD器件系列

1.ispLSI器件系列

ispLSI1000E系列

ispLSIE/VL/200VE系列

ispLSI8000/8000V系列

ispLSI5000V系列

2.ispMACH4000系列

3.LatticeEC&ECP系列

IspMACH4000Z、ispMACH4000V、ispMACH4000Z105eda章概述第105页3.6FPGA/CPLD产品概述

3.6.2Xilinx企业FPGA和CPLD器件系列

2.SpartanⅡ&Spartan-3&Spartan3E器件系列

5.XilinxIP核

1.Virtex-4系列FPGAVirtex-4LXVirtex-4SXVirtex-4FX3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM106eda章概述第106页3.6FPGA/CPLD产品概述

3.6.3Altera企业FPGA和CPLD器件系列

1.StratixII系列FPGA