北京邮电大学《数字电路》期末试卷及答案

PAGEPAGE33北京邮电大学2015－2016学年第二学期《数字电路与逻辑设计》考试试题 （A卷）一、选择、填空、判断题（30分，每空1分）CMOS相比，ECLD。可靠性高 B.抗干扰能力强功耗低 D.速度快三极管的饱和深度主要影响其开关参数中的C 。延迟时间C.存储时间𝑡𝑠

上升时间D.下降时间----------------------------：名姓--线-------------：号序内班-----订----------------：号学---装--------------：级班-------生在R、S上加入信号D 。A.R=0,S=0 B.R=0,S=1C.R=1,S=0 D.R=1,S=1具有检测传输错误功能的编码是：C 。格雷码 B.余3码C.奇偶校验码̅[ ̅ ̅运用逻辑代数的反演规则，求函数F=AB+(CD+EG)]的反函数：B 。̅ ̅ ̅ ̅ ̅A.A+BC+DE+G B.A+B(C+D)(E+G)C.̅̅̅下列叙述中错误的有：C 。逻辑函数的标准积之和式具有唯一性。逻辑函数的最简形式可能不唯一。1。函数̅)(̅)的最简或与式为：A。A̅)(̅̅ ̅B.F=(A+B+C)(A+D)C.̅̅8. 逻辑函数F(A,B,C,D)(1,3,4,5,6,8,9,12,14)，判断当输入变量ABCD分别从(1)时是否存功能冒险：B 。A.存在，存在 B.不存在，存在C.不存在，不存在K＝3M序列发生器，反馈函数为QQM2 0序列：C 。A.1010100 B.1110101 C.1110100A.并联比较型B.逐次渐进型C.双积分型D.计数型A.并联比较型B.逐次渐进型C.双积分型D.计数型不同，因此我们应该把时钟信号引入触发器的特征方程，对于D触发器，正确的是：A 。DCPQnCP B.DCPC.DCP集电极开路与非门(OC门)的输出端可以直接相连实现线接逻辑，这种线连接逻辑是：C 。线或 B.与非 C.线与各种A/D转换器电路类型中转换速度最快的是A 。把串行输入的数据转换为并行输出的数据,可以使用B 。寄存器 B.移位寄存器C.计数器 D.存储器在进行状态编码时，优先级最高的相邻编码规则是A 。行相邻 B.列相邻 C.输出相邻在数字系统中8位二进制数称为一个字节若用一个字节信息进行编码，最多可表示A 种信息?A. 256种 B.8种 C.128种0重心(0格)1心(1格)1积项BA．仅包含反变量B．仅包含原变量.C．既有反变量，又有原变量.持电路的作用。C意义不大，可以省略。实现幅度数字化，用数字量近似表示模拟量。保证在量化编码期间，输入信号幅度不变。连续异或2016个1的结果是 0 。八路数据分配器，其地址输入（选择控制）3个。三态门的三种输出状态为高电平、低电平和高阻态。有K个D触发器构成的扭环计数器，其有效的计数状态2k个；而由k个D触发器构成的环形计数器，其不使用的状态为2k-k 个。8K×8SRAMMCM626464K×1616片芯片。有一个维持阻塞D触发器当时钟脉冲上升沿到来时为了保证可靠地接收数据要求D必须比上升沿提前一段时间出现，这个时间称为建立时间 ；时钟上升沿到来后，仍需D信号维持一段时间，这个时间称为保持时间 8D/AVLSB=0.01V010011010.77V。具有n位地址输入和m位数据输出的EPROMmn（√）（X）（X）JK触发器，当CP=1JK器的输出会随之发生多次变化（X）（8分）ECL门多输出函数设计234ECL门（或和或非输出端均为双输出）如图2.1ECL门的线或功能，不加任何外置门电路，在图上通过连接实234

=̅̅ ̅̅∙̅̅̅

=̅̅𝐴̅̅∙

=

∙,𝐹 =

1ECL1ECL图2.1答案：11ECL1ECLA4F3BFF21评分：某个输出正确给2分（其他方案酌情扣分）（10分）异步时序电路的分析3.13.1(1)写出触发器的激励方程；写出触发器的状态方程；(4)说明是几进制的计数器。QQ1JC11K01JC11KQ1&1JC11KQ2CPFFQ0FF1FF22状态转移表图3.1QnQnQn Qn1Qn1Qn1210 210000001010011100101110111000001010011100000001010011100101110111101110111状态转移图答案：（2）J K0 J KJ

Qn211 1J QnQn,K 12 0 1 2（2）Qn1QnQnQnQCP) 0 2 0 2 0Qn1Qn(Qn)1 1 02012Qn1QnQnQnCP)2012状态转移表（2分）QnQnQnQn1Qn1210210000001001010010011011100100000101001110010111011000000001010011100101110111状态转移图（2（2）四．(10分）同步时序逻辑电路的设计D4.11.Y2（可不画电路图）2100000010010201103010041100511116101071000QnQn2QnQn2Qn011110001QnQn2Qn001111001计数顺序QQQ进位输出YQnQn2QnQn2Qn011110001

Qn11QnQn2 QQnQn2 Qn000011110010答案：根据表4.1可以画出电路下一状态和输出的卡诺图，如图解4.（（每图1分，共4分）22010利用卡诺图化简，得到电路的状态方程和输出方程分别为22010Qn1QnQnQnQnQn1QnQnQnQn

(4.1)1 2 0 1 002121Qn1QnQnQnQn02121Y=QnQnQn

(4.2)（3分）2 1 0D QnQnQnQn 2 2 0 1 0DQnQnQnQn

(4.3)（3分） 1 2 0 1 002121D QnQnQnQn02121根据式（4.1）和式（4.3）画出的三位循环码计数器电路如图解所示。QnQQnQnQn02 0111100011010011QnQnQ2n10001111000011011100Qn12

Qn11QnQQnQn2Qn01111000 1 0 1 011010QnQnQ2n10001111000000010010Qn10

Y& &1 1FF FF0

&1 &FF2Q

Q1

Q2CP计数输入

Y进位输出解4.2（10）5.174LS169和一片八选一数据选择器74LS151组成的序列信号发生器，请分析：（1）74LS169组成的计数器的模值；（2）列出输出函数F的真值表；ENP ENTU/DLOADCLKQQQQD C B A写出输出FENP ENTU/DLOADCLKQQQQD C B A1×1×保持原状态0×0↑预置011↑加计数001↑减计数使能输入̅𝑆̅̅𝑇̅1使能输入̅𝑆̅̅𝑇̅1选择地址输入𝐴2 × × ×𝐷7~𝐷0×输出Y010 00 10 20 30 40 50 60 70000𝐷7~𝐷0001𝐷7~𝐷0010𝐷7~𝐷0011𝐷7~𝐷0100𝐷7~𝐷0101𝐷7~𝐷0110𝐷7~𝐷0111𝐷7~𝐷"1""1"LOAD U/D"1"LOAD U/D RCODD1D20 74LS151CP"0""1""1""0"ENTENPCLKABCD74LS169QBQADD4D5D6D7AF3YWQQ0CA1D2STQQQ Q QD C B F0 1 1 00 1 1 074LS16910（3分数且使用进位输出端进行同步预置。74LS169。根据所使用计数状态列出表5.2F的真值表。表5.2输出函数的真值表（4分）01101011111000010010101001011111000110111110111111QQQQD C B AF（QQQQD C B AF六.（6分）一般时序逻辑电路的设计在某种系统中，正常工作时要求连续011。示例如下：X：00100011101100……Z：00000010001010……4（AB奇数个0；状态C为收到偶数个1；状态D为收到奇数个1）A0/0A0/0B1/1DC答案：

A1/0D

0/00/00/01/11/01/0

B0/1C（67.1（隐含表，并画出简化后的状态表。状态转移表XSA0B/01C/0BD/0E/0CF/0G/0DD/0E/0EF/0G/0FD/1E/1GF/1G/1表7.1BDCEBDCEXXXXXDFEGEFGA B C D E FBDDFEG答案：隐含表3分，简化的状态表BDDFEGCEBFCEBFDFCGBDEGFDCEBFDFGEDFCGEGEGXXXXXXXXXXABCDEEFGFS(ABD)(CE)d

状态转移表X 0a/0c/0a/1c/1

1b/0d/0b/1d/1（10分）用中规模器件设计比较器8.1（1有效）不使用外围元件，通过适𝑎2𝑎1𝑎0=𝑏2𝑏1𝑏0时输出F=0，否则，F=1，标明各引脚的输入、输出信号，并简述理由。译码译码器YY01YYY23YY45A2A1A067DDDD012DDD34数据选择器Y5YDA672A1A0图8.1𝑎2𝑎1𝑎0等于八选一数据选择器的地址端输入𝑆2𝑆1𝑆0（即𝑏2𝑏1𝑏0）时，译码器输出的对应输入端将被1有效，如𝑎2𝑎1𝑎0=10110，,译码器按位与数据选择器连接，则数据选择器的的输出为最终的比较器输出Y。如下图。YYYY01YD0D1Y译码器YY2DDDDD23/r/