西电电院EDA实验报告

EDA实验报告老师：杨明磊姓名：同作者：学号：学院：电子工程学院实验一：QUARTUSII软件使用及组合电路设计仿真一、实验目的：学习QUARTUSII软件的使用，掌握软件工程的成立、VHDL源文件的设计和波形仿真等基本内容；二、实验内容：四选一多路选择器的设计第一利用QuartusⅡ达成4选1多路选择器的文本编写输入和仿真测试等步骤，给出仿真波形。、功能及原理原理：数据选择器又称为多路变换器或多路开关，它是数字系统中常用的一种典型电路。其主要功能是从多路数据中选择其中一路信号发送出去。所以它是一个多输入、单输出的组合逻辑电路。功能：当选择控制端s10=00时，输出；s10=01时，输出；s10=10时，输出；s10=11时，输出。、逻辑器件符号、VHDL语言、波形仿真、仿真分析由波形可知：当s10=00时，y的波形与a相同；当s10=01时，y的波形与b相同；当s10=10时，y的波形与c相同；当s10=11时，y的波形与d相同；与所要实现的功能符合，源程序正确。七段译码器程序设计仿真、功能及原理7段数码是纯组合电路，平常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，但是数字系统中的数据办理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。实验中的数码管为共阳极，接有低电平的段发亮。比方当LED7S输出为"0010010"时，数码管的7个段：g、、e、d、c、b、a分别接0、0、1、0、0、1、0，于是数码管显示“5”。、逻辑器件符号、VHDL语言、波形仿真、仿真分析由仿真波形能够直观看到，当A=“0000”时，led7s=1000000，数码管显示为0；A=“0001”时，led7s=1111001，数码管显示为1；....依此可考证波形仿真结果完好符合预期，源程序正确。三.实验心得在第一次上机实验中，我们经过对EDA设计软件QuartusⅡ使用，初步学会了它的使用方法。在实验中我们编写程序，编译，进行时序仿真以考证程序对错等。在达成VHDL的编写此后，进行编译，结果出现了好多错误，在仔细的检查之下，最后将VHDL描绘改正成功并且经过了编译，在编译过程中我认识到很多在书本上没有理解的知识。总的来说，经过上机实验，我激发了对EDA学习的兴趣，也对这门课程有了更深的理解，对EDA设计软件QuarterⅡ的使用也更为娴熟。实验二计数器设计与显示一、实验目的1）、熟悉利用QUARTUSII中的原理图输入法设计组合电路，掌握层次化设计的方法;2）、学习计数器设计、多层次设计方法和总线数据输入方式的仿真，并进行电路板下载演示考证。二、实验内容1、达成计数器设计（4位二进制加减可控计数器）（1）、功能及原理含有异步清零和计数使能的4位二进制加减可控计数器：清零端reset：低电平有效，异步清零，即reset=0时，不论时钟处于什么状态，输出马上置零。使能端enable：高电平有效，即enable=1时，计数器开始计数；enable=0时，计数器停止计数。加减控制端updown：当updown=0时，为减法计数器；当updown=1时，为加法计数器。、逻辑器件符号、VHDL语言、波形仿真updown=1时，为加法计数：updown=0时，为减法计数：、仿真分析由以上两个波形很简单看出，enable=1时，计数器开始计数；reset=0时，计数器置零；updown=0时，减法计数；updown=1时，加法计数；co为进位端。符合设计初衷。2、50M分频器的设计（1）、功能及原理50M分频器的作用主假如控制后边的数码管显示的快慢。即一个模为50M的计数器，由时钟控制，分频器的基本源理与上述计数器基真相同。分频器的进位端co用来控制加减计数器的时钟，将两个器件连结起来。（2）、逻辑器件符号（3）、VHDL语言(4)、波形仿真(5)、仿真分析由波形仿真能够看出，enable=1时，由0开始计数，由于计数器模值较大，故只显示了一部分波形，计数范围由0到50M。3、七段译码器程序设计在实验一中已给出详尽程序及仿真结果，不再赘述。4、计数器显示译码设计与下载从前面设计的七段译码器decl7s和计数器为基层元件，达成“计数器显示译码”的顶层文件设计。计数器和译码器连结电路的顶层文件原理图以下：原理图连结好此后就能够进行引脚的锁定，此后将整个程序下载到已经安装好的电路板上，即可进行仿真演示。三.实验心得实验三：大作业设计（循环彩灯）一、实验目的：综合应用数字电路的各样设计方法，达成一个较为复杂的电路设计；二.设计目标设计一个循环彩灯控制器，该控制器可控制10个发光二极管循环点亮、间隔点亮或许闪烁等花型。要求最少设计三种以上花型，用按键控制花型之间的变换，并用数码管显示目前花型。.实验分工陈硕负责代码搜寻与编写，王卓负责电路连结与引脚编写四.设计流程、分频器的设计所用50M分频器在实验二中已有详尽说明，不再赘述。彩灯控制器的设计、功能及原理清零端reset：高电平有效，异步清零。即当reset=1时，灯全灭。使能端enable：enable=1时，彩灯工作。花式控制端s10：s10取不一样样的值来控制花式的变换。led10s：控制10个led灯的亮灭。（2）、逻辑器件符号3）、VHDL语言七段译码器设计（1）、功能原理原理在实验一中已详尽说明，功能是显示花式序号。（2）、VHDL语言顶层文件原理图以下：仿真波形第一种波形：（从左到右依次点亮，再从右到左依次点亮）第二种波形：（从左到右依次两两点亮，再从右到左依次两两点亮）第三种波形：（从内到外挨次张开点亮）第四种波形：（闪烁点亮）仿真分析由波形仿真结果可知，源程序正确。.实验心得此次实验在参照资料的基础上，加以改正，使程序满足设计要求。由于本次实验完好靠独立达成，在设计过程中出现了好多问题，编译和波形仿真的过程中都不顺利，在和同学沟通商讨的过程中，一一将这些问题解决，最后成功设计出了四种花型。经过此次实验，我真实意会到了EDA这门课的乐趣，提高了自己的能力。课后习题Ex1:三态缓冲器:Input2选1多路选择器:outputsenableelIn0ouItputn1Ex2:ENTITY

mux4

ISPORTSYEND

（

：

A，B，INBit_Vector：

C，（3OUTBitmux4

D：DOWNTO）

INBit0）

；；；；ARCHITECTUREbehav1OFmux4ISBEGINmux4_p1：PROCESS（A，B，C，D，S）BEGINIFS=″1110″THENY<=A；ELSIFS=″1101″THENY<=B；ELSIFS=″1011″THENY<=C；ELSES="0111"THENY<=D；ELSEY<='1'；ENDIF；ENDPROCESSmux4_p1；ENDbehav1；ARCHITECTUREbehav2OFmux4ISBEGINY<=AWHENS=″1110″ELSEBWHENS=″1101″ELSECWHENS=″1011″ELSEDWHENS="0111"ELSE'1'；ENDbehav2；ARCHITECTUREbehav3OFmux4ISBEGINmux4_p2：PROCESS（A，B，C，D，S）BEGINCASESISWHEN″1110″=>Y<=A；WHEN″1101″=>Y<=B；WHEN″1011″=>Y<=C；WHEN"0111"=>Y<=D；WHENOTHERS=>Y<="1"；ENDCASE；ENDPROCESSmux4_p2；ENDbehav3；Ex3:libraryieee;usemuxkisport(a1,a2,a3:instd_logic;--待选择变量temp:bufferstd_logic;--中间信号s1,s0:instd_logic;--控制端output:outstd_logic);--输出结果endmuxk;architecturepr1ofmuxkisbeginprocess(a2,a3,s0)

--process1begincases0is

--

使用

case

语句when'0'=>temp<=a2;when'1'=>temp<=a3;endcase;endprocess;process(a1,temp,s1)

--process2begincases1iswhen'0'=>output<=a1;when'1'=>output<=temp;endcase;endprocess;endpr1;Ex4:LIBRARYIEEE;USEMULTIISPORT(CL:INSTD_LOGIC;--输当选择信号CLK0:INSTD_LOGIC;--输入信号OUT1:OUTSTD_LOGIC);--输出端ENDENTITY;ARCHITECTUREONEOFMULTIISSIGNALQ:STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIFCLK‘EVENTANDCLK=’1’THENQ<=NOT(CLORQ);ELSEENDIF;ENDPROCESS;PR02:PROCESS(CLK0)BEGINOUT1<=Q;ENDPROCESS;ENDARCHITECTUREONE;END

PROCESS;Ex5:libraryieee;useh_subisport(x,y:instd_logic;diff,s_out:outstd_logic);endh_sub;architectureoneofh_subisbegindiff<=xxory;s_out<=(notx)andy;endone;libraryieee;useor_2isport(a,b:instd_logic;q:outstd_logic);endor_2;architectureoneofor_2isbeginq<=aorb;endone;libraryieee;usef_subisport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endf_sub;architectureoneoff_subiscomponenth_subport(x,y:instd_logic;diff,s_out:outstd_logic);endcomponent;componentor_2port(a,b:instd_logic;q:outstd_logic);endcomponent;signale,f,g:std_logic;beginh_suber1:h_subportmap(x=>x,y=>y,diff=>e,s_out=>f);h_suber2:h_subportmap(x=>e,y=>sub_in,diff=>diff,s_out=>g);or21:or_2portmap(a=>g,b=>f,q=>s_out);endone;libraryieee;usef_sub8isport(x,y:instd_logic_vector(7downto0);sub_in:instd_logic;diff:outstd_logic_vector(7downto0);s_out:outstd_logic);endf_sub8;architectureoneoff_sub8iscomponentf_subport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endcomponent;signale:std_logic_vector(6downto0);beginh_suber1:f_subportmap(x=>x(0),y=>y(0),sub_in=>sub_in,diff=>diff(0),s_out=>e(0));h_suber2:f_subportmap(x=>x(1),y=>y(1),sub_in=>e(0),diff=>diff(1),s_out=>e(1));h_suber3:f_subportmap(x=>x(2),y=>y(2),sub_in=>e(1),diff=>diff(2),s_out=>e(2));h_suber4:f_subportmap(x=>x(3),y=>y(3),sub_in=>e(2),diff=>diff(3),s_out=>e(3));h_suber5:f_subportmap(x=>x(4),y=>y(4),sub_in=>e(3),diff=>diff(4),s_out=>e(4));h_suber6:f_subportmap(x=>x(5),y=>y(5),sub_in=>e(4),diff=>diff(5),s_out=>e(5));h_suber7:f_subportmap(x=>x(6),y=>y(6),sub_in=>e(5),diff=>diff(6),s_out=>e(6));h_suber8:f_subportmap(x=>x(7),y=>y(7),sub_in=>e(6),diff=>diff(7),s_out=>s_out);endone;libraryieee;usef_sub81isport(x,y:instd_logic_vector(7downto0);sub_in:instd_logic;diff:outstd_logic_vector(7downto0);s_out:outstd_logic);endf_sub81;architectureoneoff_sub81iscomponentf_subport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endcomponent;signale:std_logic_vector(8downto0);begine(0)<=sub_in;s_out<=e(8);q1:foriin0to7generate