第四五章内容辅导第四、五两章的教学内容各占全部教学课件

1、 4. 第四、五章内容辅导 第四、五两章的教学内容 各占全部教学内容的 20% ， 涉及概念性的知识比较多， 原理性的内容一般理解即可； 实用性的知识较多，有些 线路或设备组成实例，勿背。 4. 第四、五章内容辅导输入设备输出设备入出接口和总线外存设备主存储器高速缓存控 制 器运 算 器第三单元第四单元第二单元第一单元计算机硬件系统输入设备输出设备入出接口和总线外存设备主存储器高速缓存控 第四章内容概要存储器，三级连，局部、一致且包含提速 主体 扩容量，缓存 主存 虚存盘字位扩展、体交叉，完全 直接 组相联段表、页表和快表，盘 带 阵列容错连 第四章内容概要 第四章 多级结构的存储器系统 一.

2、 层次存储器系统概述 二. 主存储器部件 三. 高速缓存CACHE 四. 虚拟存储器部件 五. 外存储器设备 阵列技术与容错 第四章 多级结构的存储器系统 一. 层次存储 一. 层次存储器系统概述 1. 概念与追求的目标 2. 程序运行的局部性特性 3. 各层存储器所用介质其特性 4.一致性、包含性 一. 层次存储器系统概述层次存储器系统概述用途：存储器系统是计算机中 用于存储程序和数据的部件。对其要求是： 尽可能快的读写速度 尽可能大的存储容量 尽可能低的成本费用层次存储器系统概述用途：存储器系统是计算机中 怎样才能同时实现这些要求呢？ 用多级结构的存储器系统 把要用的程序和数据， 按其使用

3、的急迫和频繁程度， 分块调入存储容量不同、 运行速度不同的存储器中， 并由硬软件来统一管理与调度。 怎样才能同时实现这些要求呢？ 程序运行时的局部性原理 在一小段时间内，最近被访问过 的程序和数据很可能再次被访问 在空间上，这些被访问的程序和 数据往往集中在一小片存储区 在访问顺序上，指令顺序执行比 转移执行的可能性大 (大约 5:1 ) 程序运行时的局部性原理解决方案 选用生产与运行成本不同的、 存储容量不同的、 读写速度不同的 多种存储介质，组成一个 统一管理的存储器系统。 解决方案 选用生产与运行成本不同的、解决方案 使每种介质都处于不同的地位， 起到不同的作用，充分发挥各 自在速度容量

4、成本方面的优 势，从而达到最优性能价格比， 以满足使用要求。 解决方案 使每种介质都处于不同的地位，1993年大型计算机的存储器系统 存取速度 存储容量 存储成本 (美分/KB)CPU 10ns 512B 1800 缓存 2040ns 128KB 72 主存 60100ns 512MB 5.6虚存 1020ms 60228GB 0.23后援 220M 512GB2TB 0.01 1993年大型计算机的存储器系统 存取速度 存储 使CPU大部分时间访问高速缓 存，速度最快；仅在从缓存中 读不到数据时,才去读主存，速 度略慢但容量更大；当从主存 中还读不到数据时,才去批量读 虚存，速度很慢容量极大

5、,就解 决了对速度、容量、成本的需求。 使CPU大部分时间访问高速缓层次之间应满足的原则 一致性原则： 处在不同层次存储器中的 同一个信息应保持相同的值， 是保证正确地使用数据的 最基本的要求之一，必须满足层次之间应满足的原则 一致性原则： 包含性原则： 存储在内层（靠近CPU）的信息 一定被包含在其外层的存储介 质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品 。 包含性原则： 二. 主存储器的组成与设计WRITEREAD CPU MainMemoryAB k 位（给出地址）DB n 位（传送数据）READY 二. 主存储器的组成与设计WRITEREA

6、DA静态和动态存储器芯片特性 SRAM DRAM存储信息 触发器 电容 破坏性读出 非 是需要刷新 不要 需要 送行列地址 同时送 分两次送 静态和动态存储器芯片特性 静态和动态存储器芯片特性 SRAM DRAM 运行速度 快 慢 集成度 低 高 发热量 大 小 存储成本 高 低静态和动态存储器芯片特性 主存储器的读写过程 数据寄存器 读过程: 给出地址 主存储体 给出片选与读命令 保存读出内容 写过程: 给出地址 给出片选与数据 地址寄存器 给出写命令/WE/CS0/CS1主存储器的读写过程 数据寄存器 静态存储器字、位扩展地址总线低11 位实现片内选单元高位地址译码给出片选信号/CS0/C

7、S1高八位数据低八位数据/WE 2K * 8 bit 2K * 8 bit 2K * 8 bit 2K * 8 bit 译码器静态存储器字、位扩展地址总线低11 位高位地址译码/CS0/静态存储器字、位扩展 TEC-2 机的存储器的容量为 4096个字，为 16 位字长， 用 2048 * 8 的存储器芯片 实现。为此, 必须用两个芯 实现 由 2048 扩展容量到 4096 个存储单元（字扩展） 静态存储器字、位扩展 TEC-2 机的存储器的容量为静态存储器字、位扩展再用两个芯片实现由8位扩展长度到 16 位字长（位扩展） 要用 4 片芯片实现该存储器系统。 静态存储器字、位扩展再用两个芯片

8、实现由8位扩展静态存储器字、位扩展 为访问 2048 个存储单元，要用 11 位地址，把地址总线的低 11 位地址送到每个存储器芯片的地址引脚； 对地址总线的高位进行译码，译码信号送到各存储器芯片的/CS 引脚，静态存储器字、位扩展 为访问 2048 个存储单元静态存储器字、位扩展 用于选择存储器芯片，使不同芯片分时运行。 还要向存储器芯片提供读写控制信号 /WE，以区分读写，/WE为高电平是读操作，为低是写操作。静态存储器字、位扩展 用于选择存储器芯片，使不同主存储器的多体结构 为了提高计算机系统的工作 效率, 需要提高主存储器的读写速度。 为此可以实现多个能够独立地执行读写的主存储器体，以

9、便提高多个 存储体之间并行读写的能力。主存储器的多体结构 为了提高计算机系统的工作主存储器的多体结构 多体结构同时适用于静态和 动态的存储器。考虑到程序运 行的局部性原理，多个存储体 应按低位地址交叉编址的方式 加以组织。类似的也可按一体 多字的方式设计主存储器部件。主存储器的多体结构 多体结构同时适用于静态和地址寄存器 主存储器存储体 W W W W 数据总线一体多字结构选择地址寄存器 W W 地址寄存器 数据总线 0字 1字 2字 3字 多体结构地址寄存器 数据总线 破坏性读出：执行读操作后，被读单元的内容一定 被清为零，会破坏所保存的信息为正常工作，必须把刚读出的内容立即写回去，通常称为

10、预充电延迟，它影响存储器的工作频率，在结束预充电前不能开始下一次读。动态存储器 破坏性读出：执行读操作后，为正常工作，必须把刚读出动态存储 定期刷新：在不进行读写操作时，DRAM 存储器的各单元处于断电状态，由于漏电的存在，保存在电容CS 上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作。 定期刷新：在不进行读写 刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。 刷新有两种方式： 集中和分散刷新。 刷新不是按字处理，而是每次刷新一行，即为连接在同一 行、列地址要分两次给出，在连续地使用相同的行地址读写时，也可以在前一次就将行地址锁存，之后仅送列地址

11、，快速分页组织 行、列地址要分两次给出，在连续地使用相同的行地址读写以节省送地址的时间，支持这种运行方式的存储器被称为快速分页组织的存储器。快速分页组织只用于动态存储器。快速分页组织以节省送地址的时间，支持这种运行方式的存储器被称为快速分页组 三. 高速缓冲存储器的 组成与运行原理 三. 高速缓冲存储器的三.高速缓存 CACHE用途：设置在 CPU 和 主存储器之间，完成高速与 CPU交换信息，尽量避免 CPU不必要地多次直接访问慢速的主存储器，从而提高计算机系统的运行效率。三.高速缓存 CACHE用途：设置在 CPU 和 主存高速缓存 CACHE实现：这是一个存储容量很小，但读写速度更快的，

12、以关联存储器方式运行、用静态存储器芯片实现的高速静态存储器系统。高速缓存 CACHE实现：这是一个存储容量要求：有足够高的命中率，当 CPU需用主存中的数据时，多数情况下可以直接从CACHE中得到，尽量少读主存储器。称二者之比为命中率。第四五章内容辅导第四、五两章的教学内容各占全部教学课件MEMORY CACHE CONTROLCACHE的基本运行原理数据总线译码选一单元比较选一单元读过程为例地址总线ADDR DATACACHE CPU CACHE CONTROLCACHE的基本运行原理数据总全相联方式C P U数据地址有效位主存储器CACHE比较译码标志数据全相联方式C P U数据地址有效位

13、主存储器CACHE比较译码直接映射方式C P U数据地址有效位主存储器CACHE比较译码译码页内地址页号标志数据直接映射方式C P U数据地址有效位主存储器CACHE比较译两路组相联方式C P U数据地址有效位主存储器CACHE译码比较比较译码译码标志数据两路组相联方式C P U数据地址有效位主存储器CACHE译码影响 CACHE 命中率的因素1. CACHE 的容量，大一些好2. CACHE 与主存储器每次交换信息的单位量(Cache Line Size)适中影响 CACHE 命中率的因素1. CACHE 的容量，大一3.CACHE 不同的组织方式，多路组相联更好4.CACHE 的多级组织可

14、提高命中率5.CACHE 的换字和回写算法3.CACHE 不同的组织方式，多路组相联更好CACHE 接入系统的体系结构 侧接法：像入出设备似的连接到 总线上，优点是结构简单，成本低， 缺点是不利于降低总线占用率CPUMEMORYCACHEBus Master 1 Bus Master 2总线CACHE 接入系统的体系结构 侧接法：像入出设备似的CACHE 接入系统的体系结构 隔断法：把原来的总线打断为两段， 使 CACHE 处在两段之间，优点是有利于提高总线利用率，支持总线并发操作，缺点是结构复杂，成本较高。CPUMEMORYCACHEBus Master 1Bus Master 2总线CAC

15、HE 接入系统的体系结构 隔断法：把原来的总线打断为两改写主存储器的策略 若CPU改写了 CACHE 一单元内容后且尚未改变主存相应单元内容，则出现数据不一致性。两种解决办法：1.接下来直接改写主存单元内容。简便易行, 但可能带来系统运行效率不高的问题，该后未被使用。改写主存储器的策略 若CPU改写了 CACHE 一单元内容后2.拖后改写主存单元内容，一直拖到有另外的设备要读该内容过时的主存单元时。首先停止这一读操作，接下来改写主存内容，之后再起动已停下来的读操作，否则不必改写。 2.拖后改写主存单元内容，一直拖到有另外的设备要读该内容过时矛盾是如何检查是否应该改写，通过监视地址总线完成，记下

16、无效单元地址用于比较。 控制复杂些，但可以提供更高系统的运行效率。第四五章内容辅导第四、五两章的教学内容各占全部教学课件 四. 虚拟存储器的运行原理 四. 虚拟存储器的运行原理 虚拟存储器是指用磁盘一片存储空间来弥补主存空间的不足，使得程序人员能够使用比主存实际容量更大的存储空间来编写和运行程序。 虚拟存储器是指用磁盘一 在操作系统和相应硬件的支持下，数据在磁盘和主存之间按程序运行的需要自动成批量地完成交换。 在操作系统和相应硬 虚拟存储器中经常使用两种基本管理技术： 段式存储管理， 页式存储管理。核心问题都在于处理数据的存放与调度。 虚拟存储器中经常使用两种基本管理技术：段表内容及其管理段号

17、 段内地址+逻辑地址段始地址 段长 装入位段表主存实际地址段表基地址段表内容及其管理段号 段内地址+逻辑地址段始地址 页表内容和页式管理-+（在内存中）控制位 有效位虚 页号 实 页号慢表虚地址实地址 (读写内存用)快表(专设硬件)比较(按内容选)按地址读实页号虚页号 页内地址实页号 页内地址页表基地址页表内容和页式管理-+（在内存中）控制位 有效位虚 页号 五. 外存设备 磁表面存储设备 存储原理与组成 （磁盘、磁带设备) 光盘设备的 存储原理与组成 磁盘阵列与容错技术 五. 外存设备常用磁记录方式波形图NRZNRZ1PMFMMFM位信息 1 0 1 1 1 0 0 0 1位周期常用磁记录方

18、式波形图NRZNRZ1PMFMMFM位信息 硬 磁 盘 设 备磁头磁盘组主轴通风机取数臂定位驱动器速度传感器小车主电机传动皮带滤尘器密封罩硬磁盘驱动器结构示意图 硬 磁 盘 设 备磁头磁主轴通风机取数臂定位驱动器速度小 磁 带 机 设 备。磁带抽风口真空积带箱小孔增压风口供收带盘放带盘导轮左主动轮右主动轮读写磁头刹块刹带柱压轮双压轮真空积带箱式磁带机 磁 带 机 设 备。90%调制器 写一次型光盘光学系统示意图He-Ne光盘聚焦系统，物镜旋转台径向跟踪反射镜激光器光束分离器读出信号光束分离器调制信号10%写光束90%调制器 写一次型光盘光学系统示意图He-Ne光盘聚焦系低价磁盘的冗余阵列(RA

19、ID)Redundant Arrays of Inexpensive Disks用 N 个低价磁盘构成一个统一管理的阵列，取代特贵单一磁盘是一个好的方案，它可以：有 1/N 的访问时间有 N个磁盘的容量有更高的性能价格比对阵列盘采用冗余技术提高信息的可靠性 RAID0：data Striping RAID1: Drive MirroringRAID4: Data Guarding RAID5: Distributed data Guarding低价磁盘的冗余阵列(RAID)Redundant Arra 第五章内容概要直控 中断 DMA， 总线 接口 与设备主总 局部 慢扩展，周期 方式 等待催

20、识别 缓冲 和状态，控制 中断 等相随一般组成 和 原理，显示 键盘 打印机 第五章内容概要第 五 章输入 / 输出系统 和 输入 / 输出设备 1. 输入 / 输出设备概述 2. 常用 输入设备组成与运行原理 : 终端 键盘 鼠标 3. 常用 输出设备组成与运行原理 : 终端 显示器 打印机（针式 喷墨式 激光） 第 五 章输入 / 输出系统 和 输入 / 输出设备 4. 输入 / 输出系统概述 5. 计算机的总线：总线构成 总线周期 运行方式 等待状态 6. 接口电路：接口电路的功能、 一般组成，串行口实例 7. 常用的输入/输出方式 8. 中断 和 DMA的 处理过程 4. 输入 / 输

21、出系统概述输入/输出子系统总线： 连接计算机各功能部件的 逻辑电路和连线，包括管理 信息传输规则的电路被称为 总线。输入/输出子系统总线：几个概念及术语三种总线： 数据总线：传输数据，速度与位数 地址总线：传输地址，位数 控制总线：指明总线周期的类型和 一次入/出操作完成的时刻等信息几个概念及术语三种总线：几个概念及术语 总线周期的类型: 内存读 内存写 外设读 外设写 中断 和 DMA几个概念及术语 总线周期的类型:几个概念及术语 总线周期：正 常 总 线 周 期： 一次地址时间和 一次数据时间 BURST总线周期：一次地址时间和多次数据时间几个概念及术语 总线周期：正 常 总 线 周 期：

22、 总线的等待状态： 增加的数据时间被称为总线的等待状态。 影响系统的运行效率。 总线的等待状态：单总线和多总线结构早期的计算机，如 DEC 公司的 PDP-11 只使用一组总线，包括数据总线，地址总线，控制总线。其优点是结构简单，成本低廉， 缺点是运行效率低。CPU主存输入设备输出设备总线单总线和多总线结构早期的计算机，如 DEC 公司的 PDP-多( 2 或 3 )总线结构当前计算机通常采用多总线结构CPU主存扩展总线控制线路I/O设备1I/O设备2处理机总线32MHz4B8BISA / EISA8.33MHz 1 , 2 , 4 B 二总线结构 . . . . .多( 2 或 3 )总线结

23、构当前计算机通常采用多总线结构CP多( 2 或 3 )总线结构-CPU主存PCI桥I/O设备1I/O设备2处理机总线66MHz4B8BISA / EISA8.33MHz 1 , 2 , 4 B 三总线结构 . . . . .PCI BUS 33MHz 4B扩展总线控制线路I/O设备3I/O设备4接快速设备接慢速设备多( 2 或 3 )总线结构-CPU主存PCI桥I/O设备1通用可编程接口电路通 用 : 能有多种用法与入/出功能可编程: 能通过指令指定接口的功能 和运行控制参数等通用可编程接口电路通 用 : 通用可编程接口电路接口内的组成部分:设备识别线路 数据缓冲寄存器（输入/输出）控制寄存器 状态寄存器通用可编程接口电路接口内的组成部分:通用可编程接口电路中断电路 (中断触发器,中断屏蔽触发器 等)电平转换及串行/并行转换电路等通用可