原理图设计方法1

1、原理图设计简介本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。一成立一个新的工程在进行一个新的设计时，第一一定利用ProjectManager对该设计目录进行配置，使该目录拥有以下的文件构造。ProjectProjectdirectory.cpmProjectfile包含了该设计的所有配置信息。如文件名称，所用的文件库等。(cpm:cadenceprojectmanager)cds.lib包含了该设计所用到的所有库文件的路径。worklibdesignlibraryDesign下边举例说明：启动ProjectManagerOpen:翻开一个已有Project.New:成立一个新的Pro

2、ject.点击New以下列图：该目录下寄存原理图等有关信息。Designdirectory此处添入你的工程名如：myprojectcadence将会以你所填入的projectname如：myproject给projectlibrary分别命名为myproject.cpm和myproject.lib点击下一步AvailableLibraryProjectLibrary：列出所有可选择的库。包含：个人工程中将用到的所有库。如cadence自带库等。myproject_lib点击下一步此处添入你的设计名如：mydesign点击下一步点击Finish达成对设计目录的配置。为一致原理图库，所有共享的原理

3、图库一致放在CDMA硬件议论园地PCB设计专栏内。此中：libcdma目录为IS95项目所用的器件库(已作废)。libcdma1目录为IS95项目以后所用的器件库(已作废)。Cdmalib为新的cdma事业部的原理图非IC库Cdmalibic为新的cdma事业部的原理图IC库Cdmalibrf为射频器件库Cdmalibtemp为暂时原理图IC库all_nan为网络事业部的原理图库ZTElib为企业的原理图库ZTEstandard为企业的标准原理图库(已包含在standard库中)Cdmasymbols为CDMA事业部的PCB库Modulesymbols为一些电源模块封装库ZTEsymbols为

4、企业的PCB库每台机器上只好寄存一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：libcdma,D：libcdma1.*注意：设计开始时，应当第一将机器上的库与共享的原理图库同步。下边介绍怎样将共享库加入到自己的工程库中。点击Setup点击Edit编写cds.lib文件。添入以下语句:definelibcdmad:/cadence/libcdmadefinelibcdma1d:/cadence/libcdma1DEFINEztelibd:/cadence/ztelibDEFINEztestandardd:/cadence/ztestandardDEFINEall_nand:/cade

5、nce/all_nanDEFINEcdmalibd:/cadence/cdmalibDEFINEcdmalibicd:/cadence/cdmalibicDEFINEcdmalibtempd:/cadence/cdmalibtemp则库libcdma,libcdma1被加入AvailiableLibrary项内。以下列图：点击Add挨次将库libcdma,libcdma1加入右侧自己的工程库中。另：可经过右端Up,Down键摆列库的优先级。以上的准备工作达成后，即可进入Concept-HDL环境进行原理图的绘制。Allegro器件封装库加入方法有二种,第一种若加不进去则用第二种:以下列图:注意

6、右侧的CPM要选中,且下边的Expand也选中;2在cadencepsd_14.2sharepcbtext下有一个环境变量文件setpadpath=.symbols/symbols后加符号库所在的路径,即:env,翻开此文本文件,在setpadpath=.symbols/symbolsd:cadencelibrary_pcbcdmasymbols等,多项间用空格分开;对psmpath的设置是同样的。说明:有时把原理图打包时会报某一器件犯错,要认真查察原由,假如提示是目前报告的器件与你所放的器件不是一个库名,则把你放器件的库的优先级提升到所报错的上边。二原理图的设计点击DesignEntry进入

7、Concept-HDLConcept-HDL是Cadence构：worklibDesign_name的电路原理图设计输入环境，下列图为ConceptHDL的目录结如：mydesignSch_1Page1.csa:第1页原理图的ASCII描绘Page1.csb:第1页原理图的二进制描绘Page1.csv:第1页原理图的ASCII连结文件Verilog.v:按verilog仿真格式寄存的设计网表在concept中电路原理图的设计流程以下：搁置元器件（Addingparts）连线（addingwires）定义信号名addsingnal_name）增添属性（Property,Attribute）Y达成

8、原理图输入否NY存盘（save,saveas）下边就流程的各个部分做简单介绍。1.Addingparts使用Componentadd命令在原理图中加元器件。注意：为防止调出的元器件连线错位。栅格设置：第一应放入企业的标准图框（栅格为50mil栅格显示为100milztestandardFrameA1-A4,A4plus或ZTE_FRAMEA3/A4/A4PLUS），再在图框内增添所需器件。此中介绍两个命令：Version改变元器件符号版本(即一个器件可能分红几个部分：操作方法是在一个器件上单击，再若击，弹出的对话框中有version项和section项)Section指定逻辑元器件在物理封装中

9、的地点。并显示pin_number.以下列图：Replace元件替代。指用一个元件替代图中的另一个元件。Modify元件改正，能够改正封装等信息。Descend可进行对器件库的改正(?)，改正后存盘，下次调用才起作用。返回时点Asscend,或上边的return按钮。因为波及到出料单的问题。搁置器件（特别是分立元件）时请依据CDMA硬件部原理图设计规范去做。对含有PPT信息的器件(PPT表包含有器件的资料代码和封装信息)，能够按下列图，选择以Physical方式从PPT中调入器件。2.Addingwiresa.使用Wire/Draw命令可在连线的同时，对该线网加信号名。凑近需要连线的元件管脚处

10、，使用shift+right键能够正确快捷地捕获pin脚并连线。b.使用Wire/Route命令可自达成点到点。3.NamingwiresConceptHDL能够通同样信号名自成立两个网的接关系。使用Wire/signame命令可一根网使用Text/change命令更正和从头命名信号名。a.的信号名格式msb.lsb,msb指的最高位。Lsb指的最低位。当某根网定了格式的信号名后,将自加粗，有于根信号。Bustap:拆分出的各信号号，以便定每条信号的接关系。b.低在conceptHDL中，信号名加后*表示低信号。4.增添属性（Property,attribute）指元件和信号增添各样属性。下边

11、介几个往常元件增添的属性。a.LOCATION:定元件的物理封装号。如d1,r5,l3b.JEDEC_TYPE:定了一个元件的物理封装。原理中如无此定或pack_type定，采纳元件的缺省封装。c.POWER_GROUP:定元件的可替源。如：power_group=vddh=vcc3.3vd.PART_NUMBER:添入Step2000内的资料代。如：PNUMBER=资料代DisplayAttachments:示属性依赖关系(号、属于哪一个器件，快捷：F4)。TextReattach:属性的从头接。可通此命令属性从头指定隶属体。DisplayTextSize:示文字大小，在下边的状行示。5.其

12、余便利作命令Group操作。用好group命令能够提升画效率。在原理中框出要定一个的所有元素。使用GroupCopyAll（Copy）或Move命令行操作。需要注意的是CopyAll命令可将元件，以及属性所有复制，而Copy没法复制属性。假如你想跨页拷贝，可新建一个窗口，重复a,b两个步骤，将要复制的组拷入新建窗口内。为使图纸清楚，洁净。有时需隐蔽一些属性。如：path，可使用GoupCreateByExpression并输入path，再选择GroupPropertyDisplayInvisible即可。$PN表示引脚）GlobalFind查找命令。你能够经过某个元器件序号或某个网络名在复杂的

13、原理图中将之快速定位。以下列图查找D10.添入$location或location或选择Net框，经过网络名，即可快速定位该网络。以下列图：多窗口的操作搁置元器件时，同时阅读多个库。方法：翻开一个AddComponent窗口，点击此中的NewWindows，如图：多原理图页操作同时翻开多页原理图，以下列图，实现页间原理图内容的挪动，互换，复制和删除等。图同时翻开多页原理图当需要对原理图的页操作时,能够在ConceptHDL的命令前进行操作。?将PageX移到PageY（PageY目前其实不存在）在非PageX页的命令行输入：PageMoveXY将PageX与PageY互换在非PageXY页的命

14、令行输入：PageSwapXY将PageX从原理图中删除在非PageX页的命令行输入：PageDeleteX6.存盘达成原理图的绘制后，将原理图存盘。三.用Checkplus工具，对原理图进行检查。回到ProjectManager窗口，选择ToolsCheckplus.以下列图：选择此中不一样项，可对原理图进行相应检查，如上图即可检查单节点等。当发生错误时，再回到Concept-HDL环境，使用ToolsMarkers对错误进行定位并改之。在ToolsPackagerUtilitesElectricalRulseCheck也能够对各个错误进行检查，但对错误定位的时候要用GlobeFind，查找

15、网络名，不如上边的方便。三层次化设计：跟着电路设计渐渐趋于模块化以及设计复杂性的提升，层次化设计愈来愈多地被采纳。层次化设计就是采纳模块的方法，将一个设计嵌入到另一个设计中。这样设计出的原理图层次清楚，并且由模块描绘的电路，更简单被复制和从头利用。它的文件目录构造以下：worklibtop（顶层设计）sch_1module1sym_1sch_1module2sym_1sch_1进行层次化设计需注意以下事项：1.sch和.sym文件名一定同样。如：2.sch图中的I/O信号名一定和相应的module1.sch和module1.sym.sym图中的管脚名同样。3I/O信号一定拥有以下端口符号：In

16、portOutportIoport注意：上述三个端口符号与进出页信号OFFPAGE是两种不一样的符号。4在层次化设计中，有三种不一样的信号种类：Local：局域信号在一个模块设计中是独一的。不一样模块中的同样信号名其实不相连。Global：全局信号用于不一样模块中的同样功能管脚（如：电源，地）之间的连结。往常表示为：信号名G。Interface：I/O信号，用于告诉其余模块（或设计），这些信号经过端口符号连结在原理图中。5为差别原理图器件符号和模块符号，模块符号一致使用下列图所示式样：经过一个简单实例介绍产生层次化设计的两种方法：比如：toptop设计中包含有一个名为module1的模块mod

17、ule1module1的原理图设计1TOP-DOWN方法A产生顶层原理图TOP.SCH.1.1:a.在原理图中使用Blockadd增添代表模块的符号block1,用Blockrename命令将其更名为module1用Blockstrecth改变其大小,以下列图：b.用Blockaddpin给其增添pin此中：Inputpin：A,ENOutputpin：B以下列图：c.达成该页原理图后，选择产生模块module1的原理图：a.module1做为cell点击Open,进入编写环境,以下列图：b.绘制module1的原理图：注意：module1.sch图中的信号名一定和相应的module1中的管脚

18、名同样。选择此时即经过TOPDOWN方法达成一个层次化设计。当你从头翻开顶层原理图（即），双击module1模块即会进入下一层原理图。（即）。2DOWN-TOP方法A.生成基层设计,如上图（）生成模块符号。在Concept-HDL环境中选择ToolsGenerateView,并点击Generate即产生module1的模块符号,以下：此处选sym_1此处选symbolC.在顶层原理图中，调入module1模块符号，以下列图：达成顶层原理图后，存盘。此即用DOWNTOP方法达成一个次化,也可通双模入下。四用PackagerXL生成网表文件。Packager-XL的出文件表示以下（在packaged子当今）：PackagerXlPstback.datPxl.logPstchip.datPstxprt.datPstxnet.datPxl.statePxl.mrkAllegroPstback.dat:反注文件。Pxl.log:告文件。Pstchip.dat:原理中元件的物理封装明。Pstxprt.dat:元件与其物理元件之关系的文件。Pstxnet.dat:网表文件。Pxl.state:状文件。Pxl.mkr:定位文件。在ConceptHDL