EDA数字频率计设计报告解读

1、EDA数字频次计设计报告解读EDA数字频次计设计报告解读17/17EDA数字频次计设计报告解读考试序号：11数字频次计设计说明书学生姓名：刘慧学号：专业班级：电子12-1BF报告提交日期：湖南理工学院物电学院目录一、序言2二、设计内容2三、设计方案3、输入模块3、控制信号发生器模块6、分频计的设计7、译码模块105、动向扫描电路116、七段数码管驱动电路的VHDL设计117、译码电路的设计13四、频次计丈量频次的顶层设计和仿真14五、下载与测试15六、结束语161一、序言（1）背景介绍频次计是电子技术中常用到的一种电子丈量仪器，我们过去用的频次计多数是采纳单元电路或单片机技术设计的，采纳传统的

2、手工设计发展而来的自底向上的设计方法。本设计采纳自顶向下的设计方法.整个设计是从系统顶层开始的，联合模拟手段，能够从一开始就掌握所实现系统的性能情况，联合应用领域的详细要求，在此时就调整设计方案，进行性能优化或折衷弃取。跟着设计层次向下进行，系统性能参数将获得进一步的细化与确认，随时能够依据需要加以调整，进而保证了设计结果的正确性，缩短了设计周期，设计规模越大，这类设计方法的优势越明采纳VDHL编程设计实现的数字频次计，除被测信号的整形部分、键输入部分和数码显示部分之外，其他所有在一片FPGA芯片上实现，整个系统非常精简，并且拥有灵巧的现场可改正性。在不改正硬件电路的基础上，对系统进行各样改良

3、还能够进一步提升系统的性能。该数字频次计拥有高速、精准、靠谱、抗搅乱性强和现场可编程等长处。数字频次计分类国际上数字频次计的分类很多。按功能分类，因计数式频次计的丈量功能很多，用途很广。因此依据仪器拥有的功能，电子计数器有通用和专用之分。(1)通用型计数器：是一种拥有多种丈量功能、多种用途的全能计数器。它可丈量频次、周期、多周期均匀值、时间间隔、累加计数、计时等；若配上相应插件，就可测相位、电压、电流、功率、电阻等电量；配上适合的传感器，还可进行长度、重量、压力、温度、速度等非电量的丈量。(2)专用计数器：指专门用来丈量某种单调功能的计数器。如频次计数器，只好专门用来丈量高频和微波频次；时间计

4、数器，是以丈量时间为基础的计数器，其测时分辨力和正确度很高，可达ns数目级；特种计数器，它拥有特种功能，如可逆计数器、予置计数器、差值计数器、倒数计数器等，用于工业和白控技术等方面。数字频次计按频段分类(1)低速计数器：最高计数频次10MHz；(2)中速计数器：最高计数频率10100MHz；(3)高速计数器：最高计数频次100MHz；(4)微波频次计数器：测频范围180GHz或更高。二、设计内容1）设计题目采纳测频法设计一个4位十进制数字显示的数字频次计。设计要求系统包含输入模块，FPGA模块，显示模块。输入模块包含基准时钟，复位信号和被测信号。FPGA模块是系统的核心部分，其包含分频、7位十

5、进制计数器、数据办理和动向译码。分频部分的作用是对基准时钟进行分频，获得一个闸门信号，作为7位十进制计数器的使能信号。数据办理部分作用：取7位十进制计数器的有效高4位数据，送入动向显示译码部分进行显示译码。测频法的丈量原理在确立的闸门时间Tw内，记录被测信号的变化周期数（或脉冲个数）Nx，则被测信号的频次为：fx=Nx/Tw。这类方法的计数值会产生1个字偏差，测试精度与计数器中记录的数值Nx有关。2频次计丈量频次的原理图以下：量程自动切换模块被测信号脉冲使能形成分频译码显示模模块模块计数块模块基准信号控制清零锁存模块三、设计方案1、输入模块（1）4位十进制计数器模块位十进制计数器模块包含4个级

6、联十进制计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲入行计数，十进制计数器拥有集束使能、清零控制和进位扩展输出的功能。使能信号和清零信号由闸门控制模块的控制信号发生器所产生来对4个级联十进制计数器周期性的计数进行控制。十进制计数器的程序以下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjishu10isport(clk,rst,en:instd_logic;cq:outstd_logic_vector(3downto0);cout:outstd_logic);3endjishu

7、10;architecturebehavofjishu10isbeginprocess(clk,rst,en)variablecqi:std_logic_vector(3downto0);beginifrst=1thencqi:=(others=0);elsifclkeventandclk=1thenifen=1thenifcqi0);endif;endif;endif;ifcqi=9thencout=1;elsecout=0;endif;cq=cqi;endprocess;endbehav;在源程序中COUT是计数器进位输出；CQ3.0是计数器的状态输出；CLK是向来输入端；RST是复位控制

8、输入端，当RST=1时，CQ3.0=0；EN是使能控制输入端，当EN=1时，计数器计数，当EN=0时，计数器保持状态不变。编译成功后进行仿真，其仿真波形以下：(2）4位十进制计数器的顶层设计新建一个原理图编写窗，从目前的工程目录中凋出4个十进制计数器元件jishu10.sym，并按以以下列图的4位十进制计数器的顶层原理图达成电路连结。4频次计电路工作时先要产生一个计数赞成信号（即闸门信号），闸门信号的宽度为单位时间，如1S。在闸门信号有效时间内，对被测信号计数，即为信号的频次。该频次计电路的精度取决于闸门信号T。本设计中采纳的基准信号频次为750khz，为了获得1s高电平的周期性闸门信号，本设

9、计采纳对频次为750khz基准信号先进行75分频，再进行3个10分频，最后进行11分频，再用非门对分频出的信号进行取非变换，这样获得的门闸信号高电平为1秒钟。将生成的75进制计数器、11进制计数器、10进制计数器和非门按以下列图连结来获得1S高电平门闸信号。5编译成功后进行仿真，其仿真波形以下：2、控制信号发生器模块该模块主要依据输入高电平的1S闸门信号，产生计数赞成信号EN，该信号的高电平的连续时间即计数赞成时间，与输入的门闸控制时钟脉冲周期同样；产生清零信号RST，在计数使能前对计数器先清零；产生储蓄信号LOAD，在计数结束后，利用上涨沿把最新的频次丈量值保留在显示存放器中。为了产生清零信

10、号RST，使能信EN和储蓄信号LOAD。不失一般性，控制信号发生器用74161组成46分频计数器，用一个与非门，一个或非门和一个异或门实现3种译码状态，与闸门模块按以下列图连结。编译成功后进行仿真，其仿真波形以下：、分频模块的设计（1）四选一数据选择器的程序以下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;7entitysi_xuan_1isport(a,b,c1,c2,c3,c4:instd_logic;y:outstd_logic);endsi_xuan_1;architecturebehavo

11、fsi_xuan_1issignalx:std_logic_vector(1downto0);beginprocess(a,b)beginxyyyynull;endcase;endprocess;endbehav;编译成功后进行仿真，其仿真波形以以下列图：8（2）分频电路的设计将生成的四选一数据选择、74139译码器、D触发器和3个十进制计数器按以下列图连结。编译成功后进行仿真，起仿真波形以以下列图：94、译码模块1）.存放器设计libraryieee;useieee.std_logic_1164.all;entityreg_4isport(load:instd_logic;din:instd

12、_logic_vector(3downto0);dout:outstd_logic_vector(3downto0);endreg_4;architecturebehavofreg_4isbeginproceeginifloadeventandload=1thendoutled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull;endcase;endprocess;endone;程序中，A3.0是09的BCD码输入；LED7S为动向扫描后的驱动显示管电生成元件涂以下：127、译码电路的设计将存放器、动向扫描电路和驱动电路按以下列图连结。编译通

13、事后，对该电路进行仿真，其波形以以下列图：以以下列图，其电路实现了动向驱动显示功能，其波形正确无误，将其电路生成以下可调用元件图：13四、频次计丈量频次的顶层设计和仿真频次计主体电路顶层原理图设计在成功达成基层单元电路模块设计仿真后，可依据第3章的测频原理图，把上边的各个模块依据以下列图连结起来。对上边的测频总电路图进行仿真，其波形图以以下列图。14五、下载与测试1、编译程序设计好后进行编译保留。2、管脚配置编译好后对其输入输出信号进行管脚配置。3、编程下载和测试3.1编程下载在EDA实验箱上依据管脚配置进行连线，此后下载到EDA实验箱上。3.2测试频次测试把下载到EDA实验箱上的频次计对EDA实验箱上的基准频次进行测试，比较测得的频次和实质频次，看设计的程序能否正确。15周期测试把下载到EDA实验箱上的频次计对EDA实验箱上的基准频次进行周期测试，计算出其理论周期，比较