一种高速近似乘法器设计

1、一种高速近似乘法器设计吴德祥; 班恬期刊名称】计算机工程年(卷),期】2019(045)012【总页数】5页(P289-293) 【关键词】 近似计算;容错; 乘法器;流水线;图像处理【作者】 吴德祥; 班恬【作者单位】 南京理工大学电子工程与光电技术学院 南京210094【正文语种】 中 文【中图分类】 TP3090 概述由于人类感官的固有局限性,如对图像、声音的细微变化不敏感,因此诸如图像变换 音频处理等许多应用就可以采用近似计算1,而无需得到精确的计算结果。近似计 算的关键思想是通过牺牲少量的精度来换取性能的大幅提升。在许多应用中存在乘 法运算,采用近似乘法器可以提升处理速度,减少资源消

2、耗。本文在研究现有近似乘 法器的基础上,设计一种新的高速近似乘法器,并将其应用到图像处理中。相关工作乘法器对于给定2个n位的操作数进行乘法操作，其主要步骤为：将操作数按位相与，产生一系列n位部分乘积项(Partial Product,PP)2。通过一些特定方式如全加、4-2压缩2进行累加，将n位PP压缩为2行。对最后2行求和,得到最终乘积。乘法器的近似可以从上述3个步骤入手。文献3提出一种根据设计的乘法器 (Under Designed Multiplier,UDM),通过2乘2近似乘法器子模块来产生PP。对PP压缩是近似研究的重点方向，主要方法包括截断、4-2压缩4-5以及近似全 加器累加等

3、。文献4-7提出不同的4-2压缩方法来压缩PP。文献8-9利用或门 来压缩低位的PP,高位用精确加法器累加避免误差距离过大。除了上述近似方法之外,文献10使用米切尔对数算法及其改进形式来近似乘法操 作,获得的改进乘法器性能较好。近似乘法器结构近似加法结构对绝大部分乘法器来说，加法器是基本元素。低位或门加法器(Lower-part-OR Adder,LOA)与容错加法器(Error-Tolerant Adder,ETA)可以对加法器低位进行不 精确计算。文献11用模块化的思想来实现近似,除了减少延迟外,还可以通过改变 模块的规模来控制加法器的精度。文献12提出近似镜像加法器(Approximat

4、e Mirror Adder,AMA)的概念，通过删除晶体管达到简化逻辑结构的目的。本文对AMA12啲真值表进行修改結果如表1所示。近似全加器电路结构如图1 所示。表1 近似全加器真值表 abcinscout0000000110010100110010011101011100111111图1 近似全加器电路结构近似全加器的结构较精确全加器而言大为简化 ,在减少资源消耗方面具有显著效果 基于上述近似全加器,本文提出一种新型的近似加法结构,如图2所示。当给定2个 输入操作数an-1 与bn-1 之后,各级的进位输入也同时确定，和sn-1的每位可以 同时计算得出,高位结果的计算无需等待低位计算的进位

5、输出,计算速度能够得到极大提升。由该加法结构实现的多位近似加法器具有不亚于超前进位加法器(Carry Look-ahead Adder,CLA)的高速性能，而无需计算各级的进位输出则使得该加法结 构能够节省较多的电路资源。图2 近似加法结构电路图流水线结构 流水线被广泛应用于高速数字系统设计中13。具有流水结构的设计能够在不增加 过多硬件代价的前提下有效提高数字电路的数据处理速度,其基本思想是将复杂的 数字逻辑电路分级实现,使每一级的电路结构简化,在较小的时钟周期内完成电路的 功能14。本文设计的近似乘法器(以8位为例)的流水线结构如图3所示。对一般 情况而言，当输入为2个n位二进制数时，该乘

6、法器首先通过与门生成n行n位的PP,并将其寄存至长度为2n的寄存器ppO pp(n-1 )中。定义近似长度为1(1值一 般为n/4、n/2或3n/4),对权重较小的I行PP利用2n位近似加法器累加。然后将 近似部分与精确部分的和分别寄存至2n位寄存器APP与ACC中。最后利用2n 位CLA将近似部分的和与精确部分的和相加,得到最终结果。当时钟沿到来时上述 3个操作过程同时工作,可以提高系统的时钟频率,进而提升数据吞吐率。 图3近似乘法器流水线结构性能评估3.1 误差特性误差距离(Error Distance,ED)表示精确结果与近似结果之差的绝对值。平均误差距 离(Mean Error Dis

7、tance,MED)表示一组ED的均值。归一化平均误差距离 (Normalized MED,NMED)统一了不同位宽的近似乘法器的MED对比标准。错误 率(Error Rate,ER)表示错误的输出结果占所有输出结果的百分比。上述参数可以有 效表示近似乘法器的误差特性。对于本文所设计的近似乘法器，近似部分的长度(即丨值)可以进行配置，以实现乘法器 的精度可控。为方便对比，本文将基于AMA12 的近似乘法器命名为设计1,将基于 UDM3的近似乘法器命名为设计2,将基于4-2压缩2的近似乘法器命名为设计 3。本文设计以1=4为例。不同近似乘法器的误差特性如表2所示。其中,ED为实 验的最大误差距离

8、即ED的最大值。表2不同乘法器的误差特性乘法器EDMEDNMEDER/%设计12 555732.950.011 393.38设计23 432334.130.005 161.11设计31 441297.220.004 688.21本文 设计3 400504.100.007 869.46性能参数 将精确乘法器、设计1、设计2、设计3以及本文设计应用于图像处理中,统计最大 延时以及所占用的查找表(Look-Up-Table,LUT)与触发器(Flip-Flop,FF)资源。以 最大延时、LUT以及FF三者之间的乘积(Delay-LUT-FF Product,DLFP)作为主要 参考系数。DLFP系数

9、越小，表示乘法器的延时与资源消耗的总体性能越好。统计结 果如表3所示。表3各乘法器资源占用对比乘法器最大延时/nsLUT数量FF数量DLFP/109LUT 节省百分比/%精确乘法器11.58620 8109 4012.267设计111.00914 6319 7951.57829.69设计211.57818 4899 5472.04411.15设计311.13114 2589 3231.48031.48 本文设计(l=4)8.72218 3919 9071.58911.62 本文设计 (l=6)7.77714 1099 9071.08732.20从表3可以看出，与其他近似乘法器相比,本文设计的最

10、大延时最小;当l=6时，本文 设计LUT节省百分比达32.20%。虽然流水线的使用使整个设计增加了少量触发 器资源，但就DLFP系数而言，本文设计在l=6时远优于其他设计。近似乘法器应用将本文设计应用于DCT/IDCT图像变换15中以验证其实用性。矩阵相乘是DCT/IDCT的主要过程16。在FPGA中灰度矩阵与变换矩阵相乘主要由调用乘法 器IP核来实现。本文利用基于近似乘法器所设计的近似有符号乘法器IP核来替换 精确的IP核，得到近似的DCT/IDCT结果。为衡量图像重构质量，本文采用峰值信噪比(Peak to Signal Noise Ratio,PSNR )作 为评估参数。本文设计与其他乘

11、法器对不同图像作DCT/IDCT处理所得到的结果 如图4所示。各重构图像的峰值信噪比如表4所示。图4 各乘法器重构图像对比表4各乘法器重构后图像的PSNR值dB图像精确乘法器本文设计(1=4)设计1设 计 2 设计 3PEPPERS26.953 519.191 714.491 313.262 613.092 8LENA27.307 120.623 215.642 714.859 713.606 2BABOO23.786 418.341 013.870 213.277 714.320 2COUPLE26.396 819.482 714.445 515.004 715.413 1从表4可以看出，不

12、同图像经本文设计处理之后仍具有相当高的PSNR值，图像的质 量损失很小。对于同一幅图,与其他近似乘法器处理之后的图像相比,本文设计处理 后的图像PSNR值最大，图像重构的效果最好。结束语 本文设计一种近似乘法器,在牺牲一定计算精度的前提下,极大提升了乘法器的计算 性能，且其精度可以按照实际要求调节，能够减少资源消耗和延迟。在DCT/IDCT图 像变换中的实验结果表明，本文乘法器重构图像的PSNR损失为6 dB7 dB,质量 损失相对较小。下一步将对其进行优化,在保证实用性的同时,进一步减少资源消耗 及时延。此外,还将研究不同的近似设计方式,如对逻辑综合过程的近似等。 参考文献相关文献】YANG

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