数据采集及显示系统设计

1、数据采集及显示系统设计一、实验内容设计一个ADC0809数据采集及显示系统。采样间隔为0.5毫秒，系统时钟为512KHz。AD转换得到的8位数据进行译码显示（显示可采用两位的LED）。二、系统框架分析与设计ADC0809是8位逐次逼近型A/D转换器，ADC0809内部没有时钟电路，故时钟需要由外部输入，允许范围为10KHz1280KHZ,典型值为640KHz,每一通道的转换需6673个时钟周期。ALE是地址锁存使能信号输入端，在ALE信号的上升沿，ADDAADDC上的地址码被锁存、译码后，选通与8个模拟输入端对应的多路开关。START是启动信号输入端，在START信号的上升沿复位A/D转换器，

2、下降沿启动A/D转换器。根据分析，系统可分为采样控制模块、数据转换模块和显示译码模块三个部分，如图1所示：三、模块实现（1）采样时钟产生模块：由输入、输出时钟的比例关系可知由256分频器即可实现。具体VHDL代码如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYclkdivISPORT(RESET,CLK:INSTD_LOGIC;CLK2:OUTSTD_LOGIC);END;ARCHITECTUREONEOFclkdivISSIGNALFULL:STD_LOGIC;BEGINP_REG:

3、PROCESS(CLK)VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFRESET=1THENCNT8:=00000000;ELSIFCLKEVENTANDCLK=1THENIFCNT8=10000000THENCNT8:=00000000;FULL=1;ELSECNT8:=CNT8+1;FULL=0;ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(FULL)VARIABLECNT2:STD_LOGIC;BEGINIFFULLEVENTANDFULL=1THENCNT2:=NOTCNT2;IFCNT2=1THEN

4、CLK2=1;ELSECLK2=0;ENDIF;ENDIF;ENDPROCESSP_DIV;END;（2）采样控制模块：根据时序要求来产生ADC0809正常工作所需的各个控制信号，采用有限状态机设计方法实现采样控制模块，状态由ADC0809的工作时序确定。ADC0809的工作时序如图2所示：-l/图2采样控制模块的丁作时序rLRTLTUIII具体VHDL代码如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadc_ctrlISPORT(CLK1,CLK2,RESET,EOC:INSTD_

5、LOGIC;ALE,START,OE,ICLK:OUTSTD_LOGIC);ENDadc_ctrl;ARCHITECTUREONEOFadc_ctrlISTYPESTATESIS(S0,S1,S2,S3,S4,S5,S6,S7);SIGNALCURRENT_STATE,NEXT_STATE:STATES:=S0;BEGINPROCESS(CLK1,RESET)BEGINIF(CLK1EVENTANDCLK1=1ANDRESET=0)THENCURRENT_STATEIF(RESET=0ANDCLK2=1)THENNEXT_STATE=S1;ELSENEXT_STATEIF(RESET=0)TH

6、ENNEXT_STATE=S2;ELSENEXT_STATEIF(RESET=0ANDEOC=1)THENNEXT_STATE=S3;ELSIF(RESET=0ANDEOC=0)THENNEXT_STATE=S4;ELSENEXT_STATEIF(RESET=0ANDEOC=1)THENNEXT_STATE=S3;ELSIF(RESET=0ANDEOC=0)THENNEXT_STATE=S4;ELSENEXT_STATEIF(RESET=0ANDEOC=1)THENNEXT_STATE=S5;ELSIF(RESET=0ANDEOC=0)THENNEXT_STATE=S4;ELSENEXT_ST

7、ATEIF(RESET=0)THENNEXT_STATE=S6;ELSENEXT_STATEIF(RESET=0ANDCLK2=1)THENNEXT_STATE=S7;ELSENEXT_STATEIF(RESET=0ANDCLK2=1)THENNEXT_STATE=S7;ELSENEXT_STATEALE=0;START=0;OE=0;ICLKALE=1;START=0;OE=0;ICLKALE=1;START=1;OE=0;ICLKALE=0;START=0;OE=0;ICLKALE=0;START=0;OE=0;ICLKALE=0;START=0;OE=1;ICLKALE=0;START=

8、0;OE=1;ICLKALE=0;START=0;OE=0;ICLKTMEP_BCDH=0000;TMEP_BCDLTMEP_BCDH=0000;TMEP_BCDLTMEP_BCDH=0000;TMEP_BCDLTMEP_BCDH=0101;TMEP_BCDLTMEP_BCDH=0101;TMEP_BCDLTMEP_BCDH=0101;TMEP_BCDLTMEP_BCDH=NULL;TMEP_BCDL=NULL;ENDCASE;ENDPROCESSP_CASE;P_LOCK:PROCESS(ICLK)BEGINIF(ICLKEVENTANDICLK=1)THENBCDH=TMEP_BCDH;B

9、CDLLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7S=NULL;ENDCASE;ENDPROCESS;END;四、模块仿真1）采样时钟产生模块仿真2）采样控制模块仿真3）数据转换模块仿真EK報cICLK回AftjAT4）显示译码模块仿真五、顶层设计及仿真顶层文件采用VHDL结构描述法实现，具体代码如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYadc_topISPOR

10、T(CLKIN,RESIN,EOCIN:INSTD_LOGIC;AD_DATIN:INSTD_LOGIC_VECTOR(7DOWNTO0);ALEOUT,OEOUT,STARTOUT,CLK2OUT,ICLKOUT:OUTSTD_LOGIC;DISP_DATH,DISP_DATL:OUTSTD_LOGIC_VECTOR(6DOWNTO0);ENDadc_top;ARCHITECTUREONEOFadc_topISSIGNALCLK2,ICLK:STD_LOGIC;SIGNALBCDH,BCDL:STD_LOGIC_VECTOR(3DOWNTO0);COMPONENTclkdivPORT(CLK

11、,RESET:INSTD_LOGIC;CLK2:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTadc_ctrlPORT(CLK1,CLK2,RESET,EOC:INSTD_LOGIC;ALE,START,OE,ICLK:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTdat2bcdPORT(AD_DAT:INSTD_LOGIC_VECTOR(7DOWNTO0);ICLK:INSTD_LOGIC;BCDH,BCDL:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDCOMPONENT;COMPONENTbcd2dispPORT(D

12、IN:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0);ENDCOMPONENT;BEGINU1:clkdivPORTMAP(CLKIN,RESIN,CLK2);U2:adc_ctrlPORTMAP(CLKIN,CLK2,RESIN,EOCIN,ALEOUT,STARTOUT,OEOUT,ICLK);U3:dat2bcdPORTMAP(AD_DATIN,ICLK,BCDH,BCDL);U4:bcd2dispPORTMAP(BCDH,DISP_DATH);U5:bcd2dispPORTMAP(BCDL,DISP_DATL);CLK2OUT=CLK2;ICLKOUT=ICLK;END;eBar:0psPointer:356.86usInterval:356.86usStart:CLKINRESINCUTOUTEOCINsAII_IIATINUDISP_DATHB0IHSFJiATLB0163.84us327.491.52us983.04us475mono10100110111111OOOOOl1110110143X12567241101101mono010001110101仿真结果如下图：ALEOUTicncoiiT0E01.ITstajltoi.it六、实