射频封装系统

1、射频封装系统发表评论出自：Kai Liu、Roger Emigh、Eric Gongora 和 Adam Moya, STATS ChipPACRF系统（如蜂窝电话）中通常包含多个集成电路（如基带ASIC,即BBIC以及RFIC收发机等）， 同时还包括大量电感、电容及电阻。以前单个IC是以单芯片的形式进行封装的，而RCL（电 阻电容电感）元件都是分立的，采用表面安装器件（SMD）的形式进行封装，然后把所有这些部 件组装在PCB或小型电路板上。如果所要求的投放市场的时间较短，这种方法会有一定的优 势。此外，由于组装前可以对各单个部件（心或SMD元件）进行测试，我们对板级组装产品能 够实现正常功能

2、具有足够的信心。另外，在RF系统中，各类元件采用不同的技术制作而成， 例如BBIC采用CMOS技术、收发机采用SiGe和BiCMOS技术、RF开关采用GaAs技术 等。系统芯片（SOC）的优势是把所有功能整合在同一块芯片上，但却受到各种IC技术的限制， 因此不能有效利用上述各项技术的优势。系统级封装（SiP）可以对各种不同技术的不同电、热 和机械性能要求进行权衡，最终获得最佳的性能。引言由于成本和性能方面的原因，在管芯中使用大量电感和电容是不实际的。使用片外SMD电感 通常能够获得更好的Q因数，并且片外SMD电感覆盖了较宽的电感范围，与典型要求相匹配。 由于大去耦电容所占面积过大，把它制作在管

3、芯里将增加成本压力。我们制作出一种有效的R F系统/子系统，并证实把一定量的无源元件按照SMD形式进行封装的方法在未来几年中仍是 最具吸引力的方法。板级封装方法已在业界广泛应用，还有一种发展趋势是把整体RF系统制作在很小的外形尺寸 中。IC尺寸的缩小在技术方面严格遵守摩尔定律（每18个月尺寸缩小一半）的发展规律，但在 经济方面，为使IC尺寸不断减小，却把大量资金投入到新型IC产品的设计和制作中。此外， 芯片尺寸的下降对系统面积来说并不十分重要，因为通常情况下，大多数SiP产品中的有源 器件（IC封装）都不会在电路板中占据过多的面积。在典型的RF设计中，60%-70%的系统面积都被无源元件（如R

4、CL、滤波器、平衡-非平衡混 频器）所占据。为了降低产品的整体尺寸，迫切需要缩小这些无源元件的尺寸。在过去的几年 中，SMD电感和电容的密度得到了明显改进。目前市场上购买的大都是01005（250mx125m本征区域）SMD电感和电容元件，这种产品对于RF应用来说已经足够了。那么对于板级设计方法来说，下一阶段的发展方向是什么？可不可以使用这种方法制作出更小 外形因数的SiP产品？使用更小尺寸的SMD无源元件无疑是降低系统整体尺寸的好方法，但 是必须以保证成本效益为前提。此时的问题是，01005 SMD的组装成本仍然居高不下（4倍于 0201部件），而01005部件所使用的元件价格也相当高（4倍

5、于0201部件）。以硅技术为基础的集成无源器件（IPD）成为另一种可能的解决方案。由于可实现电容和电感的 高密度排列，IPD基本上可以提供与较小SMD元件相同的外形因数，并且价格颇具吸引力。 然而，如果只集成几个SMD，使用IPD技术就不具备什么优势了。但是如果集成到IPD系统 中的SMD元件数超过10个，或者如果RF SiP产品中还要使用其它无源功能电路（滤波器/ 平衡-非平衡混频器），IPD解决方案就显得颇具优势了。总之，对于滤波器件来说，采用硅I PD方案可使产品缩小2-3倍，而对于平衡-非平衡转换器件来说，采用硅IPD方案可使器件 缩小3-4倍，且具有相同的功能特性。为了寻求01005

6、元件的低成本解决方案，人们把先前板级解决方案中使用的所有部件都集成 到单个封装中（如图1所示）。这种方法通过把芯片直接连接到衬底上，减少了单个封装的冗余 面积。这种方法的重要作用是缩短了芯片-芯片和芯片-无源元件（RCL/滤波器/平衡-非平衡转换 器）之间的互连长度，从而实现了良好的电特性。ir*w单个封装中实现的RFSiP图片来源：PrismarkSiP设计比板级方法的互连长度更短。互连线的缩短一方面可使电路性能得到改善(降低互连 损耗、减少延迟和寄生效应)；另一方面可能增大互连线-互连线、元件-元件以及任何“相邻”元 件之间的耦合/串扰。对于板级应用来说这些相互作用不存在问题，因为板级封装

7、中部件元件 排列的相对较远。在通过芯片叠层结构实现数个IC垂直安装的3D封装中，RF SiP应用还要考虑不同芯片之间 的串扰。带有电磁屏蔽(EMI)功能的功率放大器通常进行单独封装以保证良好的隔离性。一般 情况下不把它们集成在SiP中，本文对此不做讨论。在后文中，我们将着重讨论SiP产品中 常见的问题。SMD电容的焊盘和互连线效应虽然01005 SMD电容已面市一段时间，但是因为元件价格和组装成本较高，并没有成为RFSiP的普遍选择。我们对带有焊盘分布和互连线的0201 SMD电容进行了研究。我们可以从不同SMD销售商那里获得0201电容的S参数，RF SiP设计师可以从销售商的 产品目录中选

8、择所需的SMD电容（例如10pF）。此外，供应商还提供SMD元件的低频（接近D C）电容值。由于存在寄生效应，不同频率下获得的等效电容与接近DC频率下获得的电容不同。 因此RF SiP设计师必须对电容能否满足其应用频段（如2.4GHz）进行检测。最好的检测方式 是把销售商提供的S参数值用于系统级模拟过程，从而对其进行鉴定。电路原理图和与其相对应的实际电路之间的主要差异在于，实际电路/布线中表示出了连接和 支撑SMD的互连和焊盘（附加部分）。在RF频率下（如2.5GHz），这些附加部分可能对电容产 生“失调”作用，这种作用不容忽视。图2给出了这种现象的实例。0201元件的焊盘位于顶层（M 1），

9、它比本征0201占用面积稍大，从而保证较高的组装成品率。第二层（M2）通常为固体接地 平面层，M1和M2之间是介质层，其厚度值具有一定的范围要求。当介质层厚度从150.0pm 向100.0pm和60.0pm转变时，焊盘电容从77.8fF向90.6fF和113.0fF转变。如果把这些焊 盘用于1.0pF SMD电容，包括焊盘电容在内的整体电容值将增大11.3%（使用60.0pm介质）， 这个增大后的电容足以对RF电路的功能起到微调作用。一瓦)mOLrpuaLLm口 pmISE-13 1.4E-13 一 1JE-13 1.2E-131 TE-13- 1QE-13 - frOE-1 口E面 TOE-

10、14mlfreq-2.500GHzimag(Y(1,1 用2栖邦怡 q= L134ET 3fT12fneq=2.5U0GHz=2500GHzg(llu2.Y(1,1 )/2/pi/freq=7.7B4E-14freq. GHzimagtliu1.Y(1l1)y2/piffrec9.061；14图2. SMD焊盘电容互连线的长度对BBIC封装或大多数低频应用来说不会产生明显的影响，但对RF应用影响较 大，在RF SiP设计中需要对此重点加以考虑。在电磁（EM）模拟过程中应关注互连线（长度和 宽度）的电效应。但是对于SiP产品来说，由于使用了大量的焊盘和互连线，在进行整体封装 模拟时，所有焊盘都被

11、当作总端口。这种多端口模拟通常需要大量内存，并需要长时间才能完成。图3是RF频段下单个SMD焊盘的互连线长度对电容影响的简单实例。在这种情况下，3.0p F SMD电容的一个电极连接在M2层上，形成接地电容。100.0pm宽的互连线与另一个电极 连接在一起。在2.5GHz频段下，1.0mm长的互连线可使SMD电容器的等效电容增长到4.9 pF（增大了 63%）。当然，互连线越短，等效电容与本征电容（3.0pF）的值就越接近。然而，通 常使用长互连线连接SMD元件是不可避免的。在这种情况下，考虑互连线对电容的影响就显 得异常重要（有时把这种方法称为对电容的微调），否则SiP将无法正常工作。l.O

12、Edi5.0E42 DU-17 6.06-12 B.OE-12.3.0E.12-FT4iheq= 2.500GHIIinnag(kai1.Y(1.1lV2/pt/freq=3 792E-12m3freq= 2 5006Hzjmagt(1,1)2/pi/(req=4.935E-12除互连线长度之外，互连线的宽度也会对RF电容产生影响。在衬底的制作过程中，线宽通常 会发生变化（举例来说，与设计宽度相比，实际线宽的变化范围为10.0pm15.0pm）。如图 4所示，如果设计的互连线为1.0mm长，60.0pm宽，实际却达到40.0pm宽，在2.5GHz下 等效电容变化将达到5.3% （以3.0pF接

13、地SMD电容为例）。如果把这种SMD电容用于滤波 器中，对于RF应用来说，电容值5.3%的变化将导致约2.7%的频移。我们必须对RF应用中 含有SMD电容的RF SiP模块的衬底制造容差进行细致研究。m34E-1Zfreq=2 500GHzimagY(1,1)/pi/ffeq=5.546Em4freq=2.500GHzimag(kar1.Y(l1 )2p Vfr 叫=5就 7Emfrfreq=2.500GHzimag(kat2.Y(1,1) )/27pi/freq=5.077E-图4互连线宽度对RF电容的影响（互连线长度为1mm ）具有互连线容差的阻抗特性和引线键合电感在RF SiP中，RF沟

14、道中通常要使用差分方式。大多数收发机和LNA采用差分输入/输出信 号模式，从而获得更好的噪声抑制特性。由于需要额外的空间，以保证特定互连线的宽度和间 隔，并保持互连线与接地屏蔽/平面之间的距离，因此在封装产品中这些平行互连线的排列技 术极具挑战性。线宽/间隔容差对差分对的阻抗特性具有极大的影响。如果不能很好地控制这 一容差，结果仍将显示出差分信号特性，但回程损耗和插入损耗将极大地增大，从而不再具有 良好的匹配特性。图5显示了键合引线电感是如何影响差分对连线的插入损耗的。在实例中，100.0Q差分对的 长度为2.0mm。假设差分对的一端使用引线键合方式与RFIC连接，并把直接与引线长度相 关的电

15、感（L）设为可变值。正像回程损耗曲线图表示的那样，加上引线键合电感可使差分对偏 离100.0Q这一匹配条件，结果使插入损耗增大。在5.0GHz下，0.5nH、1.0nH和1.5nH引 线电感的插入损耗分别为0.2dB、0.5dB和1.2dB。即使达到极高的频率，叠层上的差分对本 身仍具有良好的阻抗匹配特性。这一点也在图5（L=0nH的情况下）中表示出来，回程损耗在频 率高达10.0GHz时保持良好，这表明100.0Q差分对本身具有良好的匹配和低损耗特性。显 然，在高频RFIC应用中，引线键合损耗成为显著的问题。为了克服这一阻抗失配问题，RFI C和封装设计师应协同工作，寻找与特定芯片阻抗相匹配

16、的封装形式。这样可能出现非标准差 分对设计，但是该设计将与引线键合芯片非常匹配。RFICWire BondingTraces on lamtnate图5.引线键合电感对差分对插入质耗和回程损耗的影响（差分对的互连线长度为2.0mm）对于高频rf封装来说，倒装芯片解决方案可实现最小的互连电感，从而获得期望的优良性能 （低损耗、良好匹配）。但是用于引线键合结构中的RFIC设计不能直接用于倒装芯片产品，即 使使用了 RDL（重新分布层）也是如此，主要是因为RFIC中的电感在倒装芯片结构中所处的环 境条件与引线键合结构中截然不同。BBIC和RFIC主时钟线之间的串扰把BBIC和RFIC封装在单个封装系

17、统（SiP）中时，BBIC和RFIC信号可能出现相互干扰。 根据傅立叶分析法，BBIC （假如在20.0MHz或40.0MHz时钟速度下）中的主时钟信号线将 产生高频信号作用。以40.0MHz时钟速率为例，其傅立叶级数到第60位时的频率为60 x40=2400MHz，符合WiFi RFIC（2.4GHz-2.5GHz）通带的范围。由于主时钟线路通常与BBIC 中几个电路元件相连接以获得功能性，因此靠近RF电路的可能性很大。在这种情况下，RF 电路可能成为主时钟信号的受害者，而产生于时钟线的耦合信号将变成噪声，不仅可能增大R F电路的噪声系数，还可能降低RF电路的选择性。为了对主时钟线和RF元件

18、之间的相互作用进行分析，把压控振荡器（VCO）中使用的RF电感 （6.0nH）放置在穿通多层衬底的时钟互连线附近（图6）。我们在这个研究中使用的互连线长 为2.0mm。当VCO电感和互连线之间的横向距离（d）大于0.5mm时，产生的耦合信号将小于 -80.0dB。耦合信号的实际要求由SiP系统级电设计决定。连线长：2rrmf连线宽：100mm.3D叠层芯片解决方案中主时钟线与RFIC之间的串扰使用叠层芯片法可以缩小封装的整体面积，这种方法已广泛应用于几种复合器件封装中：存储 器与控制器、存储器与DSP以及其它数字应用。这种方法可以用于RF SiP封装中吗？在回 答这个问题之前，我们应先了解RF

19、IC的特殊性。RF电路对任何邻近的东西都非常敏感。正如我们了解的那样，附近的接地面或互连线都会影 响RF电感值，从而影响RFIC的特性。在某种程度上，RF电路通常成为其它邻近元件的受 害者。举例来说，在叠层芯片结构中如果只使用BBIC和RFIC，它们之间的垂直距离只是BBIC或 RFIC的厚度。正如我们了解的那样，在大多数应用中扁平封装外形通常都是优良的品质因数。 因此，芯片的厚度受到限制。在这种扁平外形封装中，使BBIC和RFIC之间保持良好的隔离并不是件容易的事。为了在BBIC和RFIC器件之间实现最佳隔离特性，可以在它们之间使用一个金属屏蔽层。但 是这种方法将带来意想不到的问题。首先，金

20、属屏蔽可能影响RFIC的性能，对我们所期待的 响应产生潜在的“失调”作用。RFIC设计过程中应对金属屏蔽效应产生足够的重视，使之在后 续的SiP叠层芯片结构设计中不再出现问题。因此IC设计师和封装设计师在IC设计之前就 应多方沟通。第二，增加金属屏蔽层可能增加组装成本，从而增加产品的最终成本。在今天这 种成本导向市场的时代，只有降低成本才能获得高优先权。图7给出了 BBIC和RFIC采用SiP（为简单起见，实例中未表示SMD元件）叠层芯片结构的实 例。在这个实例中未使用金属屏蔽层，使用环氧芯片粘接材料把BBIC直接堆叠在RFIC上。就像前文提到的那样，BBIC中的主时钟信号（20.0MHz或40.0MHz）包含一些高频成分，落在 RF芯片通带的范围内。如果BBIC中时钟互连线和RF芯片之间没有保持足够的隔离，特别 是在VCO电感中，主时钟信号可能使RF电路产生噪声，降低RF芯片的选择性。1/_ _ 0 0 0 0 0 0图r当两个ic采用叠层芯片结构时，RF1C上的电感（3仆）和 BBC上的互连线之间的耦合力（BBIC上的互连线长宽50 p m ）BBIC I RFICJLammate Substrateindugr m RFIC.Trac gn BBTC=100. 300. 500ri 700 um图8表示了 BBIC和RFIC电感之间的耦合强度（未使用隔离层）。假设BBI