串行口数据传输的仿真和硬件实现实验

1、 串行口数据据传输的仿仿真及硬件实现现第*组班级：*姓名：* *指导老师：*实验目的： 串行行口数据传传输是数字字系统中常常用的一种种数据传输输方式。本本次课程设设计要求学学生综合数数字逻辑电电路和串行行口通信的的有关知识识，用硬件件独立设计计完成一个个简单的串串行口数据据传输系统统，并用FFPGA可可编程逻辑辑器件进行行仿真。实验仪器1 双踪示示波器 1台台2 直流稳稳压电源 1台3 频率计计 1台4 数字万万用表 1台台5 面包板板 1台实验内容与与设计： 1、实验验内容： 一个简单单的串行口口数据传输输系统的系系统框图如如下：锁存接收显示电路控制电路时钟电路串/并转换字符检测电路同步字符

2、 结束字符发生器信息码 由图图可见，系系统分为发发送端，接接收端两部部分。发送送端主要是是同步字符符、结束字字符、时钟钟电路和信信息码发生生器。 接收收端包括串串/并转换电电路、字符符检测电路路、控制电电路、锁存存接收和显显示电路。2、各部分分功能的端端口设置：时钟电路： 晶振的时时钟输入信信号、通过过分频后提提供系统使使用的输出出信号。信号发生电电路：时钟钟电路发出出的时钟信信号输入端端、生成的的序列输出出端。串并转换电电路：时钟钟信号输入入、串行序序列输入端端、并行序序列输出端端。字符检测电电路：若采采用并行检检测，有并并行数据输输入端、检检测信号输输出端； 若采采用串行检检测，有串串行数

3、据接接入端、时时钟信号输输入端、 检测测信号输出出端。控制电路： 时钟信号号输如端、检测信号号输入端、控制信号号输出端。锁存电路： 控制信号号输入端、并行数据据输入端、并行数据据输出端。显示电路： 并行数据据输入端。3、各部分分的逻辑设设计：（1）时钟钟电路设计计：由于晶振产产生的时钟钟频率为11MHz，而而为了显示示稳定，需需要的时钟钟频率为22Hz以下下，所以需需要分频。本次设计计采用的是是同步计数数器来进行行分频，输输出端为QQaQdd，分频系系数为2N（N为端口数数）。每个个74LSS163最最多为24=16分频频，而需要要的分频系系数：10062=5105219。所以以需要5块74L

4、SS163芯芯片用作分分频。具体体电路图如如下：所得的输出出频率约为为2Hz.（2）序列列信号发生生器设计：本次实验需需要产生的的序列为115位循环环码“111110001100111010”，通过检检验可知，此此序列产生生的15个4位序列不不互相重复复，因此可可以用4个D触发器来来构造序列列发生器。此序列信信号发生器器的反馈电电路可以通通过“与”、“或”、“非”逻辑门或或数据选择择器实现。本次实验验中，我们们使用了数数据选择器器。状态表及卡卡诺图如下下所示：Q4Q3Q2Q1 Q4Q3Q2Q10001111000101010101110101100101 D111101110011000100

5、010001000100010011001100110011011101010101010111011101111为使系统能能够自启动动，令=1。使用Q4QQ3 作为数据据选择器的的输入，有有C0= QUOTE ，C1=1，C2=1，C3=0故序列信号号发生器的的电路图设设计如下所所（3）串并并转换电路路的设计因为系统需需要7位并行输输出，所以以串并转换换电路可由由两块移位位寄存器774LS1194级联联构成。电电路图如下下：（4）串行行字符检测测电路的设设计：串行字符检检测实际就就是依次对对字符进行行检测，符符合同步码码的输出11，否则输输出0。但若对对7位同步码码都进行检检测，需要要的触发

6、器器较多，电电路将非常常复杂。通通过观察发发现同步码码后4位10000在整个序序列中是唯唯一的，因因此实验中中通过检测测10000来达到检检测同步码码的效果。检测电路路可通过状状态机来实实现。状态转移图图如下所示示：1/00/0AB 1/00 0/1 1/0 1/00 0/0CD 0/0对A、B、C、D进行编码码: A 000,B 001,C 11,DD 10X=0ZX=0X=10000010011001010X=1000001011101111001100001卡诺图如下下： Q22Q1D000111 Q2Q1D000111100010011111 Q1n+1100011010000 Q2n

7、+1 Q22Q1D000111100000110000 ZZ由卡诺图可可得：D2=Q22n+1=QQ1 QUOTE D1=Q11n+1= QUOTE Q1+DDZ=Q2 QUOTE QUOTE 可用D触发发器实现，电电路图如下下所示：（5）并行行字符检测测电路的设设计： 并行字符符检测，即即将原序列列经串并转转换电路后后产生的并并行信号与与同步码111110000相比比较，当与与同步码相相同时，即即产生一个个高电平。此检测电电路可通过过两个比较较器实现，比比较时应由由低位到高高位依次进进行。本实实验采用了了两个数据据比较器774LS885级联的的方式。 电路图如如下所示： （6）控制制电路的设

8、设计：字符检测电电路若检测测到同步码码就会对控控制电路输输出一个信信号，控制制电路对此此信号做出出反应，以以此来控制制锁存电路路的开关。检测信号号通过控制制电路使锁锁存器开启启，此后检检测信号对对锁存器的的影响就不不存在了。电路图如下下所示：锁存电路的的设计：锁存电路比比较简单，只只需要一块块74LSS273锁锁存芯片就就可以。只只要把7个数据输输入端分别别连接到串串并转换电电路的并行行输出端，再再将控制电电路的输出出端接到锁锁存器的时时钟输入端端即可。电电路如下所所示：显示电路的的设计：将锁存器的的7个输出端端接到数码码显示管的的7个管脚即即可实现显显示电路。要注意的的是，数码码管的abbc

9、deffg七个管管脚分别对对应数据的的高位到低低位。3、总电路路图：（1）串行行：（2）并行行：波形仿真结结果串并转换输出原序列信号检测信号串行：检测信号串并转换输出原序列信号锁存器输出锁存器输入控制信号并行：控制信号锁存器输出锁存器输入手绘示波器器波形见坐坐标纸VHDL程程序代码及及注释1、串行代代码：libraary iieee;use iieee.std_logiic_11164.aall;use iieee.std_logiic_unnsignned.aall;entitty cxxing is -定义实实体名为ccxinggport(clk_iin:inn stdd_loggic;c

10、lk_oout:bbuffeer sttd_loogic;c_outt:outt stdd_loggic_vvectoor(6 downnto 00);end ccxingg;archiitectture a off cxiing iis -定定义结构体体名为asignaal tmmp1:iintegger rrangee 0 tto 99999999;signaal tmmp2:iintegger rrangee 0 tto 144;signaal cllk,f,q_ouut,q,cp_ccontrrol,ccontrrol:sstd_llogicc;type statte_tyype ii

11、s(s00,s1,s2,ss3,s44);signaal cuurrennt_sttate,nextt_staate:sstatee_typpe;signaal tmmp:sttd_loogic_vecttor(66 dowwnto 0);beginnp1:prrocesss(cllk_inn) -分频器器1MHzz分为2Hzzbeginn if cclk_iinevvent and clk_in=1 tthenif tmmp1=99999999 thhentmp1=0;elsetmp1=tmpp1+1;end iif;if tmmp1=55000000 thhenclk=1;elseclk=

12、0;end iif;end iif;end pproceess pp1;clk_oout=clk;p2:prrocesss(cllk) -函数信号号发生器1111100001110110010beginnif cllkevvent and clk=1 thennif tmmp2=114 thhentmp2=0;elsetmp2q_ooutq_ouutif(qq_outt=1)theen neext_sstatee=s11; elsee nexxt_sttateif(qq_outt=1)theen neext_sstatee=s22; elsee nexxt_sttateif(qq_outt=0

13、)theen neext_sstatee=s33; elsee nexxt_sttateif(qq_outt=0)theen neext_sstatee=s44; elsee nexxt_sttateif(qq_outt=0)theen neext_sstatee=s00; elsee nexxt_sttate=s1; endd if; endd casse;end pproceess;p5:prrocesss(cllk)beginn iif(cllkevvent and clk=1) theen ccurreent_sstateefffff=1; eend ccase; endd prooc

14、esss; cp_ccontrrol=clk or qq;p7:prrocesss -控制制信号beginn wwait untiil cpp_conntroll=1; q=ff; end pproceess;contrrol=q annd cllk; p8:prrocesss(cllk) -串并并转换 beegin iff clkkeveent aand cclk=1 tthen ttmp(66)=ttmp(55); ttmp(55)=ttmp(44); ttmp(44)=ttmp(33); ttmp(33)=ttmp(22); ttmp(22)=ttmp(11); ttmp(11)=ttm

15、p(00); ttmp(00)=qq_outt; eend iif;end pproceess;p9:prrocesss(coontrool) -锁锁存器输出出 beegin iff conntrolleveent aand ccontrrol=1 tthen cc_outt(6)=nott tmpp(6); cc_outt(5)=nott tmpp(5); cc_outt(4)=nott tmpp(4); cc_outt(3)=nott tmpp(3); cc_outt(2)=nott tmpp(2); cc_outt(1)=nott tmpp(1); cc_outt(0)=nott tmp

16、p(0); ennd iff; end pproceess; end aa;2、并行代代码libraary iieee;use iieee.std_logiic_11164.aall;use iieee.std_logiic_unnsignned.aall;entitty bxxing is -定义义实体名为为bxinngport(clk_iin:inn stdd_loggic;clk_oout:bbuffeer sttd_loogic;c_outt:outt stdd_loggic_vvectoor(6 downnto 00);end bbxingg;archiitectture b off

17、 bxiing iis -定义义结构体名名为bsignaal tmmp1:iintegger rrangee 0 tto 99999999;signaal tmmp2:iintegger rrangee 0 tto 144;signaal cllk,f,q_ouut,q,cp_ccontrrol,ccontrrol,aa,b,cc,d:sstd_llogicc;signaal tmmp:sttd_loogic_vecttor(77 dowwnto 0);beginnp1:prrocesss(cllk_inn) -分频频器1MHHz分为2Hzzbeginn if cclk_iinevvent a

18、nd clk_in=1 tthenif tmmp1=99999999 thhentmp1=0;elsetmp1=tmpp1+1;end iif;if tmmp1=55000000 thhenclk=1;elseclk=0;end iif;end iif;end pproceess pp1;clk_oout=clk;p2:prrocesss(cllk) -函函数信号发发生器1111100001100110110beginnif cllkevvent and clk=1 thennif tmmp2=114 thhentmp2=0;elsetmp2q_ooutq_ouut=1;end ccase;e

19、nd pproceess pp3;p4:prrocesss(cllk) -串并转转换 beegin iff clkkeveent aand cclk=1 tthen ttmp(77)=ttmp(66); ttmp(66)=ttmp(55); ttmp(55)=ttmp(44); ttmp(44)=ttmp(33); ttmp(33)=ttmp(22); ttmp(22)=ttmp(11); ttmp(11)=ttmp(00); ttmp(00)=qq_outt; eend iif;end pproceess;p5:prrocesss (ttmp(00),tmmp(1),tmpp(2),tmp(

20、3) -并行检检测beginn iif (ttmp(00)=00) thenn aa=11; eelse a=0; eend iif; iif(tmmp(1)=0) thhen bb=11; eelse b=0; eend iif; iif(tmmp(2)=0) thhen cc=11; eelse c=0; eend iif; iif(tmmp(3)=1) thhen dd=11; eelse d=0; eend iif;end pproceess;f=a and b annd c and d;cp_coontrool=cclk oor q;p6:prrocesss -控控制信号beginn

21、 wwait untiil cpp_conntroll=1; q=ff; end pproceess;contrrol=q annd cllk; p7:prrocesss(coontrool) -锁存存器输出 beegin iff conntrolleveent aand ccontrrol=0 tthen cc_outt(6)=nott tmpp(7); cc_outt(5)=nott tmpp(6); cc_outt(4)=nott tmpp(5); cc_outt(3)=nott tmpp(4); cc_outt(2)=nott tmpp(3); cc_outt(1)=nott tmpp

22、(2); cc_outt(0)=nott tmpp(1); ennd iff; end pproceess; end bb;串并行的仿仿真图一样样，皆如下下：选做部分：纠错电路路的设计与与实现错码发生器器，即序列列信号发生生器，我们们的错码序序列为“111110001110111010”，若使用用触发器，则则至少需要要6个，因此此我们可以以通过一个个74LSS163计计数器和由由74LSS153级级联构成的的16选1数据选择择器构成序序列信号发发生器。纠错电路设设计的另一一个关键在在于，如何何定位错误误的码。与与之前同步步检测的原原理类似，我我们要找到到以错码为为结尾并且且始终没有有重复的码码

23、形作为检检测的目标标。本次实实验我们的的错码为“111110001110111010”，因此，以以“00111”作为检测测码，通过过时序电路路实现。状状态机的设设计如下。1/0BA 11/0 00/0 0/0 0/0 1/1CD 11/00/0对状态机的的四个状态态进行编码码，A 000,B 01,CC 11,D 100Q2nQ11n XX=0 X=11Q2n+11Q1n+1 ZQ2n+11Q1n+1 Z00 011 0 000 0 011 111 0 000 0 111 111 0 100 0 100 011 0 000 1由状态表可可绘出卡诺诺图如下所所示：Q2nQ11nX 00 01 1

24、11 10 0 0 1 1 0 1 0 0 1 0 Q2n+1 Q2nnQ1n XX 00 01 111 10 00 1 1 1 1 11 0 0 0 0 Q1n+1 Q2nnQ1n XX 00 01 111 10 00 0 0 0 0 11 0 0 0 1 Z由卡诺图可可得，Q2n+11=Q1n QUOTE +Q2nQ1nQ1n+11= QUOTE Z=Q2nn QUOTE X在数字逻辑辑电路课上上我们知道道，任何数数跟1异或可以以得到与之之相反的数数，因此检检测到错码码后检测电电路输出11，此1跟原序列列该位置的的码相异或或，得到正正确码。综上所述，错错码发生电电路如下所所示：控制信号错误码同步检测信号正确码波形仿真：正确码锁存输出错码锁存输出实验分析及及总结本次实验综综合性较强强，既考查查了数字电电路知识，也也锻炼了动动手操作能能力，我们们从中获益益良多。通通过对序列列信号发生生器、串并并转换电路路、检测电电路等电路路的设计，我我们“温故而知知新”，对计数数器、移位位寄存器、数据选择择器、比较较器等中规规模集成电电路的实际际应用有了了更深刻的的理解。另另外，由于于此次实验验电路较为为繁琐、芯芯片数量较较大，我们们在连接电电路上花费费了较多的的精力，也也遇到过重重重困难，但但我们将这这些问题