Verilog实验报告解析

1、2014-2015-2-G02A3050-1电子电路设计训练（数字 EDA部分）实验报告（2015年5月20日）教学班学号姓名 组长 签名 成绩自动化科学与电气工程学院目录 TOC o 1-5 h z 目 录 1 HYPERLINK l bookmark2 o Current Document 实验一、简单组合逻辑和简单时序逻辑 1 HYPERLINK l bookmark4 o Current Document 实验任务 1简单组合逻辑 1 HYPERLINK l bookmark6 o Current Document 实验要求 1 HYPERLINK l bookmark8 o Curr

2、ent Document 模块的核心逻辑设计 1 HYPERLINK l bookmark10 o Current Document 测试程序的核心逻辑设计 1 HYPERLINK l bookmark12 o Current Document 仿真实验关键结果及其解释 2 HYPERLINK l bookmark14 o Current Document 实验任务 2简单时序逻辑 3 HYPERLINK l bookmark16 o Current Document 实验要求 3 HYPERLINK l bookmark18 o Current Document 模块的核心逻辑设计 3 HY

3、PERLINK l bookmark20 o Current Document 测试程序的核心逻辑设计 3 HYPERLINK l bookmark22 o Current Document 仿真实验关键结果及其解释 4 HYPERLINK l bookmark24 o Current Document 实验小结 4 HYPERLINK l bookmark26 o Current Document 实验二、条件语句和 always 过程块 5 HYPERLINK l bookmark28 o Current Document 实验任务 1利用条件语句实现计数分频时序电路 5 HYPERLIN

4、K l bookmark30 o Current Document 实验要求 5 HYPERLINK l bookmark32 o Current Document 模块的核心逻辑设计 5 HYPERLINK l bookmark34 o Current Document 测试程序的核心逻辑设计 6 HYPERLINK l bookmark36 o Current Document 仿真实验关键结果及其解释 7 HYPERLINK l bookmark38 o Current Document 实验任务 2用 always 块实现较复杂的组合逻辑电路 8 HYPERLINK l bookmar

5、k40 o Current Document 实验要求 8 HYPERLINK l bookmark42 o Current Document 模块的核心逻辑设计 8 HYPERLINK l bookmark44 o Current Document 测试程序的核心逻辑设计 9 HYPERLINK l bookmark46 o Current Document 仿真实验关键结果及其解释 10 HYPERLINK l bookmark48 o Current Document 实验小结 11 HYPERLINK l bookmark50 o Current Document 实验三、赋值、函数和

6、任务 12 HYPERLINK l bookmark52 o Current Document 实验任务 1阻塞赋值与非阻塞赋值的区别 12 HYPERLINK l bookmark54 o Current Document 实验要求 12 HYPERLINK l bookmark56 o Current Document 模块的核心逻辑设计 12 HYPERLINK l bookmark58 o Current Document 测试程序的核心逻辑设计 13 HYPERLINK l bookmark60 o Current Document 仿真实验关键结果及其解释 14 HYPERLINK

7、 l bookmark62 o Current Document 实验任务 2在 Verilog HDL 中使用函数 16 HYPERLINK l bookmark64 o Current Document 实验要求 16 HYPERLINK l bookmark66 o Current Document 模块的核心逻辑设计 16 HYPERLINK l bookmark68 o Current Document 测试程序的核心逻辑设计 18 HYPERLINK l bookmark70 o Current Document 仿真实验关键结果及其解释 19 HYPERLINK l bookma

8、rk72 o Current Document 实验任务 3在 Verilog HDL 中使用任务 20 HYPERLINK l bookmark74 o Current Document 实验要求 20 HYPERLINK l bookmark76 o Current Document 模块的核心逻辑设计 20 HYPERLINK l bookmark78 o Current Document 测试程序的核心逻辑设计 21 HYPERLINK l bookmark80 o Current Document 仿真实验关键结果及其解释 22 HYPERLINK l bookmark82 o Cu

9、rrent Document 实验小结 22 HYPERLINK l bookmark84 o Current Document 实验四、有限状态机 23 HYPERLINK l bookmark86 o Current Document 实验任务 1基于状态机的串行数据检测器 23 HYPERLINK l bookmark88 o Current Document 实验要求 23 HYPERLINK l bookmark90 o Current Document 模块的核心逻辑设计 23 HYPERLINK l bookmark92 o Current Document 测试程序的核心逻辑设

10、计 25 HYPERLINK l bookmark94 o Current Document 仿真实验关键结果及其解释 26 HYPERLINK l bookmark96 o Current Document 实验任务 2楼梯灯 26 HYPERLINK l bookmark98 o Current Document 实验要求 26 HYPERLINK l bookmark100 o Current Document 模块的核心逻辑设计 27 HYPERLINK l bookmark102 o Current Document 测试程序的核心逻辑设计 31 HYPERLINK l bookma

11、rk104 o Current Document 仿真实验关键结果及其解释 32 HYPERLINK l bookmark106 o Current Document 实验小结 34实验一、简单组合逻辑和简单时序逻辑1.1实验任务1简单组合逻辑1.1.1实验要求 设计一个两位数据比较器，比较两个数据a和b。若两数据相同，则 给出结果1,否则给出结果0。设计一个字节(8位)的比较器，比较两个字节a7:0和b7:0的大小。 若a大于b,贝U输出高电平，否则输出低电平。1.1.2模块的核心逻辑设计两位数据比较器assign equal=(a=b)?1:0; /用连续赋值语句 assign 对结果 e

12、qual 赋值，a=b 时，equal输出为1,否则为0字节数据比较器assignres=(ab)?1:0;/用连续语句 assign 对结果 equal 赋值，ab 时 equal 输 出为1,否则输出为01.1.3测试程序的核心逻辑设计(1)两位数据比较器always #50 clock=clock; /产生周期性跳变的时钟，50个时间单位跳变一次 always( negedgeclock) /always后的语句表示时序控制，每次时钟下降沿 时刻产生不同的a和bbeg ina=$ra ndom%2;b=$random%2;/每次随机产生a和bendin itialbegin #10000

13、0000 $stop; end 系统任务，暂停仿真以观察波形(2)字节数据比较器/a和b从0255共256个数中随机产生，即可生成 8a=$ra ndom%256;b=$ra ndom%256;位字节数据1.1.4仿真实验关键结果及其解释(1)两位数据比较器图1两位数据比较器波形图如图1所示，a和b相同时equal输出为高电平，否则输出低电平。(2)字节数据比较器图2字节数据比较器波形图如图2所示，ab时，res输出高电平，否则res输出低电平1.2实验任务2简单时序逻辑1.2.1实验要求设计一个分频器，将时钟波形二分频。1.2.2模块的核心逻辑设计always(posedge clk_in)

14、 /always语句后表示时序控制，每次 clk_in时钟上 升沿时刻进行动作beg inif(! reset) clk_out=0; /reset信号为低电平时，输出清零else clk_out=clk_out; /reset 为高电平时，输出时钟 clk_out 在输 入时钟clk_in的上升沿时刻翻转end1.2.3测试程序的核心逻辑设计always #clk_cycle clk=clk; /产生输入时钟in itialbeg inclk=0;reset=1;#10 reset=0; /reset给低电平，输出清零#110 reset=1; /reset 复位#100000 $stop;

15、 系统任务，暂停仿真以便观察波形end124仿真实验关键结果及其解释图3二分频器的波形图如图3所示，输入时钟elk被二分频输出。1.3实验小结通过实验一，我掌握了如下内容：assign连续赋值语句的使用。always, initial 块的使用。reg, wire等数据类型的适用范围调用被测试模块的方法实验二、条件语句和always过程块2.1实验任务1利用条件语句实现计数分频时序电路2.1.1实验要求（1）设计20分频计数器，将10MHz的时钟分频为500kHz的时钟。（2）利用10MHz的时钟，设计一个给定单周期形状的周期波形。2.1.2模块的核心逻辑设计（1）20分频计数器begi ni

16、f（j=9）对计数器进行判断，计十个数翻转一次，则一个周期计20个数，即实现20分频beg inj=0;输出时钟翻转的同时计数器置零F500K=F500K;endelsejv=j+1;/若还没计到十个数，继续计数end（2）给定单周期形状的波形begi nif（j=20）beg inFDIV=0;j20)&(j=30)beg inFDIV30 )&(j=50)beg inFDIV=0;j=j+1;/后20个时钟周期输出跳变成低电平，保持计数endelsej=0;计数器清零end2.1.3测试程序的核心逻辑设计20分频计数器always #clk_cycle F10M_clk=F10M_clk;

17、 /产生输入的 10MHz 时钟in itialbeg inRESET=1;F10M_clk=0;#100 RESET=0; /reset给低电平，输出清零#100 RESET=1; /reset 复位#10000 $stop; /系统任务，暂停仿真以便观察波形end给定单周期形状的波形begi nRESET=1;F10M_clk=0;#100 RESET=0;#100 RESET=1;#100000 $stop;end / 与（1） 一致2.1.4仿真实验关键结果及其解释(1) 20分频计数器祠三豈 + 屮 XI11 应 lidIfLwnrjwujt-innrnnmuipiuuirpuuui

18、rr 11juinmrwifLlJLJlJJUBUW1RRJ-.1jfr1 III Iiib aiiialjii dlfiBaiiiai li 1i bj |J 1 1 1 1如衍吃Mffir.rWPfifMpKWriiO/Mf L| 4 IR-| hk |r f fWMdtatt* jr-辿图4 20分频计数器波形图如图4所示，10MHz的时钟F10M被20分频成500kHz的时钟F500k。(2)给定单周期形状的波形图5给定单周期形状的波形图如图5所示，生成了题目要求形状的周期波形图2.2实验任务2用always块实现较复杂的组合逻辑电路2.2.1实验要求设计一个指令译码电路，对输入数据执

19、行相应的操作，包括加、减、 与、或和求反。运用always块设计一个8路数据选择器。要求：每路输入数据与输出数据均为4位2进制数，当选择开关(至少3位)或输入数据发生变化时，输出 数据也相应变化。2.2.2模块的核心逻辑设计指令译码电路always(opcode or a or b) 电平敏感的always块，当输入数据 a,b或控制 信号opcode变化时，输出发生变化beg incas&opcode)plus:out=a+b; 控制信号为plus时，输出等于a+bminus: out=a-b; 控制信号为minus时，输出等于a-bband:out=a&b;控制信号为band时，输出等于a

20、&bbor:out=a|b; 控制信号为bor时，输出等于a|bunegate:out=a; /控制信号为unegate时，输出等于a default: out=8hx; 未收到指令时，输出任意态endcase8路数据选择器always(ctl or a0 or al or a2 or a3 or a4 or a5 or a6 or a7)/ 电平敏感模块，控 制信号ctl或输入a0a7变化时，输出发生变化begi ncasgctl)ctl0:out=a0;、Ctl1：out=a1;、ctl2:out=a2;、ctl3:out=a3;、ctl4:out=a4;、ctl5:out=a5;、ctl

21、6:out=a6;、ctl7:out=a7; 控制端为ctl0ctl7对应输出a0a7default: out=4dx; 未收到指令时，输出任意态endcase223测试程序的核心逻辑设计指令译码电路begi na=$random%256; /从0255共256个数中随机生成一个数作为输入 a b=$random%256; /从0255共256个数中随机生成一个数作为输入 b opcode=3h0; /控制信号设为初值0,即plus，求和repea(times)beg in/repeat循环语句使控制及输入信号重复变化#100 a=$ra ndom%256;b=$ra ndom%256;opc

22、ode=opcode+1; /每一时钟到来时，输入 a,b改变一随机数,控制信号+1end#100 $stop;end系统任务，暂停仿真以观察输出波形(2)8路数据选择器begi na0=$ra ndom%16;a1=$ra ndom%16;a2=$ra ndom%16;a3=$ra ndom%16;a4=$ra ndom%16;a5=$ra ndom%16;a6=$ra ndom%16;a7=$random%16;从 015 中随机生成输入 a0a7ctl=3d0; /控制端置 ctIOrepea(times) /repeat语句重复改变输入begi n#100 a0=$ra ndom%16

23、;a仁$ra ndom%16;a2=$ra ndom%16;a3=$ra ndom%16;a4=$ra ndom%16;a5=$ra ndom%16;a6=$ra ndom%16;a7=$random%16;/随机生成 a0a7ctl=ctl+1;/控制端每次加1end#100 $stop;end2.2.4仿真实验关键结果及其解释指令译码电路图6指令译码电路波形指令译码电路输出波形如图所示。控制信号opcode为0时，输出为a+b；控制信号opcode为1时，输出为a-b；以此类推8路数据选择器图7 8选1数据选择器波形图8路数据选择器输出波形如图7所示，控制端ctl为07时对应输出a0a7。

24、2.3实验小结通过实验二，我掌握了如下内容:if.else条件语句的使用。case条件语句的使用实验三、赋值、函数和任务3.1实验任务1阻塞赋值与非阻塞赋值的区别3.1.1实验要求本实验中两个模块blocking和non_blocking分别采用阻塞赋值和非阻塞 赋值语句，从实验结果比较他们的区别。3.1.2模块的核心逻辑设计阻塞赋值always(posedge clk)beg inb=a;c=b; 阻塞赋值，a赋给b，b赋给c$display(Blocki ng: a=%d, b=%d, c=%d.,a,b,c); 在 Tran script 窗口中显示赋值后a,b,c的值end非阻塞赋值a

25、lways(posedge clk)beg inb=a;c run -allt blocking: a* 3r b- c= 3 * N&n_BLcckiEigta? 3r b- x, c- i.Sleeking: 4 7, b 7, c 7Tci:_Blockiag：3= lt 3, c int lotking;G=lf 13P b*LOf c-10 rm -all * Sloc-Jclng; a= 3f b= 3# s x4 !OB._BlQcking?3r bc- 揖甲4 Blocking: a- 7f b= J c= 3.P# Uo&_BlocJcing; a- 7r A3* c= 氣4

26、 31 ocking: a=15f b=15, c= 7.t Moa_Blocking;a=15r b= 7P c= 3-t 一Blockingr； a-LO, b-10. c-LS,iJoa Blocking: a=LO b=l5 9 e= 7-._Blocking: a= 2f b= 2, c=10 wlDa_Blockng: a= 2r b=10p slEL-# Sreak in Eodule DDinpare a t D: EI图11阻塞赋值程序变形1输岀结果改变阻塞赋值程序后的波形图如图10所示，可见将b=a, c=b的顺序调换之 后，阻塞赋值程序先将上一次时钟上升沿时b的值赋给c,

27、再将这一次时钟上升沿时a的值赋给b,即b与a同时变化但c的值是上一个b值。在波形图上看， 由于输入a的变化时刻对应的是时钟下降沿，而输出要在下一时钟上升沿才能显 示，故阻塞与非阻塞输出c在波形图上看是一致的，实际上在时钟下降沿a发生 变化时，阻塞输出c的值已经发生变化。输出结果如图11（3）阻塞赋值写法3lAwullmIA4IM页 MDCltJjjj.i!10L：.!丄!丄Biceking: i- 3r irlocking:a- 3 f b-c= 3 +3, C= 1”图12阻塞赋值程序变形 2波形图# BLocting: a= 7f 3c= 3. 匚 e= 3.4 Mdh Blcieking

28、?a= 7, b=BLockz rg: a=lS, b= T.j5a_BliBcking： a=l a, b=BL&etirg? a=10r b=15p e=lS.WBn_BlMkingTaLOJ b-15. e 7.Blockirig:2rrlS.W0is_Blocking:a= 2. BhCi* e=15B# Breat in Module eonpaTG at D: /ED2图13阻塞赋值程序变形 2输岀结果阻塞赋值程序变形2的输出波形与结果如图12、图13所示。由于两个阻塞 操作用同一个时钟沿触发，执行顺序是不确定的。3.2实验任务2在 Verilog HDL中使用函数3.2.1实验要

29、求（1）设计程序实现函数调用（2）设计一个带控制端的逻辑运算电路，分别完成正整数的平方、立方和 最大数为5的阶乘运算。3.2.2模块的核心逻辑设计（1）设计程序实现函数调用always(posedge elk) /elk上升沿触发同步运算begi nif(!reset)result=0; /reset 为低时复位elsebeg inresult=n*faetorial(n)/(n*2)+1); /调用 factorial 函数，verilog 在整数除法运算结果中不考虑余数endendfunction31:0 factorial;函数定义，返回一个 32位的数in put3:0 opera n

30、d;输入一个4位操作数reg3:0 in dex;函数内部计数用中间变量begi nfactorial=operand?1:0; 操作数为0时函数输出为0，否则为1for(i ndex=2;i ndex=opera nd;i ndex=in dex+1) factorials ndex*factorial;表示阶乘的迭代运算endendfunction(2)带控制端的逻辑运算电路always(posedge clk)beg inif(!reset)result=0;elsebeg inif(sel=0) result=n*n; /控制端输入sel=0时，执行平方操作else if(sel=1)

31、 result=n*n*n; /控制端输入sel=1时，执行立方操作 else if(sel=2&*=5) result=factorial(n);控制端输入 sel=2 且 输入n小于等于5时，计算n!elseresult=factorial(5); /否则计算 5!endendfunction31:0 factorial;/函数定义，返回一个 32位的数in put3:0 opera nd;输入一个4位操作数reg3:0 in dex;/函数内部计数用中间变量begi nfactorial=operand?1:0; 操作数为0时函数输出为0，否则为1for(i ndex=2;i ndex=

32、opera nd;i ndex=in dex+1) factorials ndex*factorial;表示阶乘的迭代运算end3.2.3测试程序的核心逻辑设计(1)设计程序实现函数调用in itialbegi nclk=0;n=0;reset=1;#100 reset=0; 产生复位信号的负跳变沿#100 reset=1; 复位信号恢复高电平后输入nfor(i=0;i=15;i=i+1)beg in#200 n=i; 用循环结构，每隔200个时钟周期改变一次输入n的值end#100 $stop;end带控制端的逻辑运算电路begi nclk=O;n=0;reset=1;#100 reset=

33、0; 产生复位信号的负跳变沿#100 reset=1; 复位信号恢复高电平后输入 nfor(i=0;iy)beg intmp=x;x=y;y=tmp; /x与y变量内容互换，要求顺序执行，采用阻塞赋值方式enden dtask(实验指导书上采用快速排序算法，我对快速排序不熟悉，故采用选择排序算法)3.2.3测试程序的核心逻辑设计begi na=0;b=0;c=0;d=0;repea(50)beg in#100 a=$random%15;b=$ra ndom%15;c=$ra ndom%15;d=$ra ndom%15; /随机生成参与排序的数 a,b,c,dend324仿真实验关键结果及其解释

34、图16使用任务进行排序输岀波形使用任务进行排序得到的输出波形如图 16所示。输出以16进制显示，可见排序功能实现正确3.3实验小结通过实验三，我掌握了如下内容：深入理解了阻塞与非阻塞赋值的区别。掌握了在Verilog HDL中使用函数的方法，进一步熟悉了 if.else和case 分支结构的使用。掌握了用repeat语句实现for循环结构的方法。掌握了在Verilog HDL中使用任务的方法，回顾了排序算法。实验四、有限状态机4.1实验任务1基于状态机的串行数据检测器4.1.1实验要求设计一个串行数据监测器。要求是：连续4个或4个以上为1时输出1,其他情况下输出0。4.1.2模块的核心逻辑设计

35、always(posedge elk)if(!rst)state=Q0;elsestate=nextstate; 复位端为0时输出状态置零，复位端为 1时输出 状态始终向下一状态变化always(state or x)case(state)Q0: if(x=1)n extstate=Q1;elsen extstate=Q0;Q1: if(x=1)n extstate=Q2;elsen extstate=Q0;Q2: if(x=1)n extstate=Q3;elsen extstate=QO;Q3: if(x=1)n extstate=Q4;elsen extstate=QO;Q4: if(x

36、=1)n extstate=Q4;elsen extstate=QO;defaultn extstate=QO;en dcase状态转移的条件判断部分，转移逻辑见状态图always(state or rst or x)if (!rst)Y=0;elseif (state=Q 4& x=1)Y=1;elseY=0;输出的条件判断部分，输出逻辑见状态图状态图如图17所示：图17 1111状态机状态图4.1.3测试程序的核心逻辑设计always(posedge elk)data=data22:0,data23;in itialbeg inclk=0;rst=1;#5 rst=0;#30 rst=1;

37、data=b1011_1110_0010_1111_1110; 待检测的数字序列#500 $stop;end4.1.4仿真实验关键结果及其解释图18 1111序列检测输岀波形1图19 1111序列检测输岀波形2图18、图19为“1111”序列检测的输出波形。由输出波形可见，当检测到第一段“ 1111后输出丫翻转，输出为1,当再次输入0时输出复位为0;监测 到第二段“ 1111”后输出丫又变为1,且当输入在“ 1111”后保持为1时，输出 也保持为1。4.2实验任务2楼梯灯4.2.1实验要求楼下到楼上依次有3个感应灯：灯1、灯2、灯3。当行人上下楼梯时，各 个灯感应到后自动点亮，若在 8s内感应

38、信号消失，则点亮8s，若感应信号存在 时间超过8s,则感应信号消失4s后灯自动关闭。基本任务：（1）做出如上逻辑电路并仿真。（2）设感应信号是电平信号，考虑去抖情况，对于感应信号到达存在毛刺（小 于0.5s）,设计合适逻辑并剔除。扩展任务：（3）若为节约能源，下一个灯点亮的同时将自动关闭上一个灯，作出如上 逻辑设计并仿真（仅考虑一个人的情况）。（4）考虑存在多个人上下楼梯的情况，比如：行人1已经从灯1到达灯2,灯2受感应自动点亮，但此时行人2刚上楼梯 到达灯1的位置，则灯1和灯2都须点亮。更加复杂一点，如果行人2是下楼梯刚到达灯3位置，作出如上逻辑设计并 仿真。4.2.2模块的核心逻辑设计(1

39、)基本任务对一盏灯进行建模always ( posedge clock or n egedge reset_rtbeg inif ( ! reset_ n ) beg instate = OFF ;endelsebegin / reset信号为0时，关灯；reset信号为1时，开始执行case( state )OFF: begincount = 0 ;state = n state ;endON: beginif ( n state = LONG ) cou nt = 0 ;elseco unt = count + 1 ;state = n state ;endLONG: begi nif (

40、 n state = LONG ) cou nt =0 ;state = n state ;endDELAY_LONG: beginif ( n state = DELAY_LONG ) cou nt = cou nt + 1 ;state = n state ;endDELAY_SHORT: begi nif ( n state = DELAY_SHORT ) cou nt = cou nt + 1 ;else count = 0 ;state = n state ;enddefault : state = OFF ;en dcase二段式中的第一段，给出各状态跳变到下一状态的条件enden

41、dalways ( state or switch or count )begi ncase ( state )OFF:if ( switch ) n state = ON ;ON:if ( switch )if (count NUM_WAIT-1 ) n state = ON ;else n state = LONG ;else n state = DELAY_SHORT ;LONG: if ( switch ) nstate = LONG ;else n state = DELAY_LONG ;DELAY_LONG:if ( switch ) n state = ON ;else if (

42、 tolera nee NUM_DELAY-1 ) n state = DELAY_LONG ;else if (count NUM_DELAY-1 ) n state = DELAY_LONG ;else n state = OFF ;DELAY_SHORT:if ( switch ) n state = ON ;else if ( cou nt NUM_WAIT-1 ) n state = DELAY_SHORT ;else n state = OFF ;default: n state = OFF;endcaseend /二段式中的第二段，判断各状态时满足条件的下一状态是哪个状态assign light = ( state = OFF )? 0 : 1 ; /light 为输出变量，表示灯的亮灭，OFF 为0时灯亮，OFF为1时灯灭(2)去抖任务assign filtered = ( state = INACTIVE ) ? 0 : 1 ;assig n out = filtered | in ;ACTIVE :if (