2017年生电子设计准备07芯片篇基于adf

1、基于 A360_4 锁相频率器的混频器本振源电路锁相(Phase Lock)技术是一种相位负反馈频率控制技术，该技术在锁定时无剩余频差，并具有良好的窄带载波性能和带宽调制性能，而且对相位噪声和杂散也具有很好的抑制作用。因此，通过锁相频率技术实现的频率源已在通信、电视等领域得了广泛应用。本文介绍的 ADl 公司的 A 360 系列就是用于无线通信射频系统(GSM，DECT，PCS，WCDMA。 )和 WLAN 混频电路的一款性价比很高，且应用范围较广的锁相。1 A 360_4 的性能特点A 360_4 丰要由数字鉴相器、电荷泵、R 分频器、A，B 计数器及双模前置 PP+1 分频器等组成。数字鉴

2、相器对 R 计数器与 N 计数器的输出信号进行相位比较，得到一个误差电压。14bit 可编程参考R 分频器对外部晶振分频后得到参考频率。该器件可以通过可编程 6 位 A 计数器、13 位B计数器及双模前置分频器(PP+1)来共同完成主分频比 N (N=BP+A)。因此，设计时只需外加环路滤波器，并选择合适的参考值，即可获得稳定的频率输出，其输出频率为：f0=fvco=N (fiR)式中，fi 为参考频率，它可由高稳定度晶体振荡器提供。而其鉴相频率 fr 为：fr=fiR其中，fi 应小于 8 MHz。A 360_4 是ADI 公司生产的的高性能锁相频率，主要用于无线发射机和中为上下变频提供本振

3、信号。该器件的主要特点如下：(1)该器的输出频率范围为 14501750MHz；并可选择二分频。选择二分频时，可输出 725875 MHz 的频率信号；(2)工作电压为 33.6 V；(3)器的输出信号的功率可控制范围为-13-4 dbm；(4)可编程双模前置分频器的分频比为 89、1617、3233 等；(5)能够进行模拟和数字锁定检测；(6)集成又 VCO。A 360_4 是一款双模前置分频型单环频率器，该器件可在不改变频率分辨率的同时，有效地提高频率器的输山频率。图 1 所示是一个双模前置型锁相频率器的工作原理方框图。在图 1 所示的器件结构中， (P+1)P 为高速双模前置分频器，其分

4、频模数为 P+1 和 P，此外，系统中的 A 为脉冲吞咽可编程计数器；B 为主可编程计数器；MC 为模控制逻辑电路。双模前置分频器通常只有两个计数工作模式，但工作时只要一个模控制信号就可以实现简单的换模计数工作，而不需要采用类似可编程分频器那样复杂的预置操作，因而其工作频率可以做得像固定分频器那样高。事实上，双模前置分频器可以很好地解决固定前置分频器提高输出频率 f0和降低频率分辨率f 0 的。2 A 360_4 的应用电路利用锁相环频率器件设计的本振源能为混频电路提供良好的本振载波。图 2 所示是利用 A 60_4 作为混频器本振源的具体电路。电路中的外部晶振为 20 MHz 的高稳定度晶体

5、振荡器。该电路可将来自 AP 的 2.4 GHz 信号下变换到 950MHz，以供 WLAN 中的混频器使用，并最终使信号可以在特定的电缆上传输。本电路用 A 360_4 来产生 1.5 GHz 的本地振荡信号(LO)。电路中的晶体振荡器不仅要给 A360_4 提供参考频率，还要给控制 A 360_4 的FPGA提供时钟。使用时，该晶振应接到 A 360_4 的参考时钟输入引脚 CLK_ref，且其电荷泵输出引脚 CP(ChargePump)与 VCO 输出引脚VTUNE 之间还应接入环路滤波电路。图 3 所示是一个三阶环路滤波电路，在该电路中， D 的相位检测频率 fr 为 200 kHz，

6、相位裕量为 P。由于系统外接的晶体振荡器的频率源为 20 MHz，所以，可以据此计算出其参考分频比 R 为 100。事实上，在设计时，可以利用 ADI 公司提供的 ADIsimPLL 工具计算出三阶环路滤波器的元件参数如下：R1=9.46 k，C1=173 ，C2=2.36 nF，R2=19.3 k，C3=79 。3 A 360_4 的 FPGA 初始化每次给 A 360_4 加电时，都必须给数字寄存器写入一定的值才能获得需要的本振输出。而每次掉电后，原来写入数字寄存器的值也随之。所以，设计时可用 FPGA 控制板来写入数据。FPGA 可选用 ALTERA 公司的 EP1C3T100C6，同时

7、也可以外接 20MHz 的石英晶振来为其提供时钟。FPGA 板上设置的 5 个按键分别为 RESET(复位键)、CE(使能键)、R (R 输入键)、C(C 输入键)和 N(N 输入键)。EP1C3T100C6 的双向 IO 口77、78、79 分别接 A 360_4 的LE、DLK，其中 CLK 为串行时钟输入，DATA 为串行数据输入，LE 为加载使能，该位为逻辑“1”时表示加载，LE 由FPGA 板子上的CE 使能键控制。每次加载数据时。应先按 RESET 键复位，然后按CE 使能键。这样，当 FP-GA 板和A 360_4 连通后，即可传输数据，然后依次按 R、C、N 以使数据依次写入。

8、数据输入时，首先由 DATA 在每个CLK 的上升沿从 MSB(最高有效位)开始依次写入 24 位移位寄存器中的数据并锁存到目标寄存器，然后再进行下一个目标寄存器的初始化。目标寄存器的选择可由移位寄存器中的最末两位 DB1 和DB0 来决定。对寄存器赋值的顺序为 R-C-N。而且C 和N 寄存器的赋值间隔应大于 5 ms。图 4 所示为其数据写入时序图。本系统的数据输入控制程序可用 Verilog 吾言编写，同时可在 Quartus6.0 下编写编译并配置管脚。由于本系统的源程序很大，限于篇幅，这里只给出 R 寄存器赋值的部分代码：4 结束语利用锁相频率A 360_4 可为混频电路设计本振信号源。本文给出了用 A