计算机组成原理95

1、计算机组成原理computer organization principle顾 浩 赵宝华8/28/20221第4章存储系统本章要点与早期的以运算器为中心的计算机不同，现代计算机已形成了以存储器为中心的系统结构。存储器和存储系统已成为影响整个计算机系统最大吞吐量的决定性因素。本章讲解的思路是先讲存储系统，再讲组成存储系统的存储器。重点讨论存储系统的层次结构、存储器的基本组成和工作原理。 存储系统和存储器是两个不同的概念，存储系统通常是由几个容量、速度和价格各不相同的存储器，按一定的体系结构组织起来而构成的系统。现代计算机都采用多层次的存储器而构成一个分级的存储系统。8/28/20222目录41

2、 分级存储体系42 主存储器43 辅助存储器8/28/20223存储器为中心的计算机结构控制器输入设备存储器输出设备运算器计算步骤和原始数据计算结果图1.5 存储器为中心的计算机结构框图传统计算机的五大部件:1.输入设备2.输出设备3.存储器4.运算器:又叫ALU5.控制器MM主存储器ALU算术逻辑部件CU控制单元CPUI/O设备主机图1-6 现代计算机的组成框图现代计算机的三大部件:1.CPU(运算器+控制器)2.I/O设备3.主存储器MM 8/28/202244.1分级存储体系4.1.1 对存储系统的性能要求1存储容量存储器是用来存放程序和数据的重要部件, 犹如一个庞大的“数据仑库”。存储

3、容量是计算机存储信息的能力。被定义为存储器中可容纳的存储单元的总数。存储容量的基本单位是字节(8位二进制数码),还可用KB、MB(兆) 、GB(吉) 、TB(太) 、PB(皮) 、EB 、ZB 、YB来衡量。 2存取速度存储器的存取速度通常由存取时间Ta、存取周期Tm和存储器带宽Bm来参数来描述。 (1)存取时间Ta: 又称访问时间或读写时间, 指从启动一次存储器操作到完成该操作所经历的时间。 8/28/20225存储容量单位1 kilobyte kB = 1000 (103) byte 1 megabyte MB = 1 000 000 (106) byte 1 gigabyte GB =

4、1 000 000 000 (109) byte 1 terabyte TB = 1 000 000 000 000 (1012) byte 1 petabyte PB = 1 000 000 000 000 000 (1015) byte 1 exabyte EB = 1 000 000 000 000 000 000 (1018) byte 1 zettabyte ZB = 1 000 000 000 000 000 000 000 (1021) byte 1 yottabyte YB = 1 000 000 000 000 000 000 000 000 (1024) byte 1 no

5、nabyte NB = 1 000 000 000 000 000 000 000 000 000 (1027) byte 1 doggabyte DB = 1 000 000 000 000 000 000 000 000 000 000 (1030) byte 23.32=108/28/202264.1.1 对存储系统的性能要求(2)存取周期Tm: 又叫读写周期, 是指存储器进行一次完整的读写操作所需的全部时间, 即连续两次访问存储器操作之间所需的最短时间。一般情况下，TmTa。 (3)存储器带宽Bm: 又称数据传输率, 是指每秒从存储器进出信息的最大数量。为提高存储器的带宽, 可采取以下

6、措施： 缩短存储周期。 增加存储字长。 增加存储体。(4)可靠性: 是指在规定的时间内, 存储器无故障读写的概率。通常用平均无故障时间(Mean Time Between Failures, MTBF)来衡量。 8/28/202274.1.1 对存储系统的性能要求(4) 功耗: 是一个不可忽视的问题, 是衡量环保性“绿色计算机”的一个重要指标。它反映了存储器件耗电多少, 也反映了其发热的程度。(5) 性能价格比: 是衡量存储器经济性能好坏的综合性指标。这项指标与存储器的结构和外围电路以及用途、要求、使用场合等诸多因素有关。 每个字节的成本 c=C/S(元/字节)8/28/202284.1.2

7、存储系统的分层结构1.计算机应用对存储器要求的矛盾随着计算机硬软件系统的不断发展, 计算机应用领域日益扩大, 对存储器的要求也越来越高。既要求存储容量大、存取速度快, 又希望成本价格低。这些要求自身矛盾, 相互制约, 在同一存储器中难以同时满足。 合理地分配存储容量、速度和成本的有效措施是实现分级存储.这是一种把几种存储技术结合起来、互相补充的折衷方案。中央处理器CPU高速缓冲存储器辅助存储器(外存)主存储器(内存)图4-2 三级存储体系结构示意图左图是三级存储体系的结构图。该层次结构规律是: 价格逐次降低； 容量依次增加； 访问时间逐渐增大；使用上述三级存储体系,从CPU看, 存储速度接近于

8、上层的高速缓冲存储器(最高), 容量及成本却接近最低层的辅助存储器(最低), 这大大提高了计算机系统的性能价格比。8/28/202292.存储器访问的局部性原理程序往往重复使用它刚刚使用过的数据和指令, 实验表明,一个程序用90%的时间去执行仅占10%的代码。分层结构的存储系统的实现是建立在程序访问的局部性原理上的, 原理主要体现在以下三个方面：(1)时间方面: 在一小段时间内, 最近被访问过的程序和数据很可能再次被访问。即当前正在使用的信息很可能是后面立刻就要使用的信息, 程序循环和堆栈等操作中的信息便是如此。(2)空间方面: 最近被访问过的程序和数据, 往往集中在一小片存储区域中。以顺序执

9、行为主流的程序和数据(如数组)就是如此。(3)在指令执行顺序方面: 指令顺序执行比转移执行的可能性要大(大约5:1)。8/28/2022102.存储器访问的局部性原理在图4-2所示的三级存储系统中，各级存储器中存放的信息必须满足以下两个原则：(1)一致性原则:即同一个信息会同时存放在几个级别的存储器中, 此时, 这一信息在几个级别的存储器中必须保持相同的值。(2)包含性原则:指处在内层(靠近CPU)的存储器中的信息一定包含在各外层的存储器中, 即内层存储器中的全部信息一定是各外层存储器中所存信息中一小部分的副本。中央处理器CPU高速缓冲存储器辅助存储器(外存)主存储器(内存)图4-2 三级存储

10、体系结构示意图存储器访问的局部性原理是存储系统层次结构技术可行性的基础。根据这个原理才有可能把计算机频繁访问的信息放在高速存储器中, 而把不经常用的信息放在低速、低价的存储器中。 8/28/2022113.存储层次的性能参数为简单起见, 我们仅考虑由M1和M2两个存储器构成的两级存储层次结构, 并假设M1的容量、访问时间和每位价格分别为S1、TA1、P1，M2的参数为S2、TA2、 P2。(1)平均每位价格P 当S1S2时，PP2 (2)命中率H在层次结构的存储系统中, 某级存储器的命中率是指CPU访问存储系统时, 在该级存储器中找到所需信息的概率, 即CPU命中的访问次数与总访问次数之比。命

11、中率H一般用模拟的方法来确定, 即通过模拟执行一组典型程序, 分别记下访问M1和M2的次数N1和N2则： P1 S1P2 S2 S1S2P N1 N1N2H失效率F=1-H8/28/2022123.存储层次的性能参数(3)平均访问时间TATA是与命中率关系密切的最基本的评价指标TA H TA 1(1H)TA 2 H TA 1 F TA 2可见, 命中率H愈大愈好, H愈接近于1, 则TA 愈趋近于 TA 1, CPU能获得最佳的平均速度。提高H的途径有:提高辅助软硬件的性能；扩大M1的存储容量以尽可能多地装入有用信息, 减少M2的调度次数。 8/28/202213举 例某计算机系统的内存由Ca

12、che和主存构成，Cache的存取周期TA1为45ns，主存的存取周期TA2为200ns。已知在一段给定的时间内，CPU共访问内存4500次，其中340次访问主存，求：（1）Cache的命中率是多少？（2）CPU访问内存的平均访问时间TA是多少？（3）Cache-主存系统的效率是多少？解： 命中率H（4500340）/ 45000.92。 CPU访存平均时间TA 0.9245(10.92)20057.4ns cache-主存系统的效率e TA1 / TA =45/57.4=788/28/2022144.1.3 虚拟存储器1.虚拟存储器的基本概念如图所示, 虚拟存储器建立在主存辅存物理结构的基础

13、上, 是由附加硬件装置及操作系统存储管理软件组成的存储体系, 它将主存和辅存的地址空间统一编址, 形成一个庞大的存储空间。 基本思想:通过某种策略, 把辅存中的信息一块块地调入主存, 给用户提供一个比实际主存容量大得多的地址空间。此时, 用户感觉到好像具有一个容量足够大的存储系统。 CPU主存辅存辅助硬、软件主存保存虚拟激活部分程序使用的虚拟存储辅存存放部分的虚拟存储器图4-3 主存辅存层次示意图图4-4 虚拟存储原理图8/28/2022152.虚拟存储器的特点(1)多个进程可共享主存空间虚拟存储器把主存空间划分为较小的块(页面或段), 并以块为单位分配给各进程。这样, 多个进程就可共享一个较

14、小的主存空间。 (2)程序员不必做存储管理工作虚拟存储器自动对存储层次进行管理, 不必程序员干预。 (3)采用动态再定位, 简化了程序的装入虚拟存储器中采用页式、段式和段页式管理,可使同一程序很方便地装入主存中的任意一个位置执行。 8/28/2022163.页式虚拟存储器在页式虚拟存储器中, 把虚存空间和实存空间划分为等长的块, 称为虚页和实页, 每页长度是2的整数幂, 通常为512或几KB。每个地址由两部分组成:页号和页内地址。信息往内存调入以页为单位的, 所以实地址与虚地址间的页内地址相同。因此, 虚-实地址的转换主要是虚页号向实页号的转换，这个转换关系由页表给出。存储管理软件根据主存的运

15、行情况,自动为每个程序建立一张页表, 存放在主存的特定区。页表的内容按虚页号顺序排列, 页表长度等于该程序的虚页数。每一虚页的使用情况占用一个存储字, 叫页表信息字。该信息字包含装入位、修改位、替换控制位和实页号等。 8/28/202217页表1 21 71 41 51 6 替换虚页号 装入位 修改位 控制位 实页号012340页1页2页3页4页2页4页5页6页7页虚存空间实(主存)空间(a)程序A的页表(b)实页与虚页的对应关系程序A图4-5 页表(a)程序A的页表8/28/202218(2)地址转换机构每个程序都有一张页表放在主存, 每张页表都有一个页表起始地址。程序运行时, 由页式存储管

16、理系统中的存储管理软件把该程序的起始地址读到页表基址寄存器。因CPU送来的地址是程序虚地址, 故必须进行虚-实地址转换, 图4-6中表示页表索引地址由基址寄存器内容和虚页号拼接而成, 是根据页表索引地址读出页表信息字。 是检测页表信息字中装入位的状态, 是拼接一个完整的实地址，CPU以此实地址访问主存。页表起始地址虚页号页内地址实页号页内地址页表区“1”页面有效“0”页面无效页表基址寄存器程序虚地址主存实地址页表地址页表索引地址来自CPU图4-6 虚-实地址转换8/28/202219举例例:已知某系统采用页式虚拟存储器方案, 某程序中一条指令的虚地址是:1111100000, 该程序的页表起始

17、地址是0011, 页面大小是1K, 页表中有关单元最后4位是实页号。求: 某指令地址（虚地址）变换后的主存实地址。解: 页表起始地址是0011, 由虚地址可得虚页号为, 因页面大小是1K, 页内地址是10位。得页表地址为0011 00000111(307H), 由此得主存实地址是11001111100000。页表地址007H300H307H8/28/202220举例000000001100000000111000101234567011A程序页表虚页号实页号页内地址 虚页号 页内地址0页1230页1234567实存空间 A程序空间1K8/28/202221(3)快表问题:页式虚拟存储器至少要访

18、存两次 ,一是读取页表项 ;第二步才能访问数据本身。有时, 访问页面失效,访存的次数就更多.解决办法:把页表中最活跃的内容存放在一个小型高速存储器中, 构成一个快表。工作原理: 快表用于存放近期常用的页表项, 其内容是页表部分内容的一个副本。这样, 进行地址变换时, 只要直接查快表, 仅当快表不命中时, 才需访问主存中的页表。页式虚拟存储器的优点:因页面长度固定, 页表设置方便, 操作简单, 开销小。缺点:因页面长度固定, 程序不可能正好是页面的整数倍,最后一页的零头将无法利用而形成碎片。同时, 由于页不是逻辑上独立的实体, 致使程序的处理、保护和共享都造成困难。 8/28/2022224.段

19、式虚拟存储器特点:是与模块化程序相适应的一种虚拟存储器。段是按照程序的逻辑结构划分的,段的长度因程序而异。段表:驻留在主存中, 实际上, 段表是程序的逻辑结构段与其在主存所存放的位置之间的对照表。它的每一行记录了某段对应的若干信息, 含段号、装入位、段起点和段长等。虚-存地址变换:CPU根据虚地址访存时, 先将段号与段表的起始地址相拼接, 形成访问段表对应行的地址, 段表起始地址段号段内地址主存地址段表基址寄存器段表地址段表虚地址段式虚拟存储器的虚-存地址变换再根据段表内装入位判断该段是否已调入主存。若已调入主存, 则从段表中读出该段在主存中的起始地址, 与段内地址(偏移量)相加, 得到对应的

20、主存实地址。实地址8/28/2022235.段页式虚拟存储器段式虚拟存储器的优点:因段的分界与程序的自然分界相对应, 故具有逻辑独立性, 易于程序的编译、管理、修改和保护, 也便于多道程序共享。缺点:因段的长度不固定, 起点和终点不定, 给主存空间分配带来麻烦, 容易在段间留下碎片而造成浪费。段页式虚拟存储器是段式虚拟存储器和页式虚拟存储器的结合设计思想: 先将程序按逻辑结构分段, 再把每段划分为若干大小相等的页。程序和主存和辅存之间调入调出是以页面为单位进行的, 但它又可以段为单位实现程序共享和保护。因此, 它兼顾了段式和页式虚拟存储器的优点。缺点:地址变换时需多次查表。 8/28/2022

21、244.1.4 Cache主存结构Cache主存体系结构, 是在CPU与主存之间再增加一级或多级能与CPU速度匹配的高速缓冲存储器Cache, 来解决计算机系统速度的瓶颈问题。1.Cache的特点(1)Cache由存取速度较高的SRAM组成, 其速度与CPU相当。(2)Cache与虚拟存储器的基本原理相同, 也是基于程序访问的局部性原理。但Cache的控制和管理全部由硬件实现。(3)Cache的价格昂贵, 为保持最佳的性能价格比，Cache的容量应尽量小。 CPUCacheL2主 存字传送块传送CacheL1注：图中L1为CPU片内高速缓存，L2为片外高速缓存。图4-9 Cache的位置8/2

22、8/202225Cache的实例超市畅销商品完全借鉴Cache的管理思想, 把流动量大的商品放在超市的入口处, 并经常用畅销商品替代相对滞销的商品, 促进商品流动的速度。Cache使用情况管理器高使用率数据块地址表高速存储区M2主存M1数据总线地址超市商品管理人员畅销商品记录表入口处商品货架超市入口常规商品存储区M1更新交换图4-9A 高速缓存与畅销商品8/28/2022262.Cache的读写过程(1)读操作: 当CPU执行读操作时, 由地址总线发地址信号, 地址信号经地址变换产生两种情况:命中或未命中。若为命中, 说明信息已在Cache中, CPU通过硬件电路直接访问Cache ;若不命中

23、, 说明CPU要访问的信息不在Cache中, 那么CPU就要访问主存, 并把要访问的信息调入Cache。在把从主存读出的信息存入Cache时, 若Cache中无空闲的块, 则利 用替换机构进行新旧块的替换。开始CPU发出访问地址命中？访问Cache取出信息送CPU访问主存取出信息送CPUCache满将新主存块调入Cache中执行替换算法腾出空位结束YNYN图4-10 Cache的读操作流程8/28/202227(2)写操作写操作比较复杂, 因对Cache中保存的是主存中的某些信息的副本, 故有一个Cache与主存内容一致的问题。解决一致性问题的方法因写操作的过程而异。目前常用: 写直达法:又叫

24、通过式写(Write-through)或通过式存(Store-through), 能随时保证主存与Cache的数据始终一致。 写回法(Write-back):数据每次只是暂时写入Cache, 并用标志将该块加以注明, 等需要将该块从Cache替换出来时, 才写入主存, 故此法又叫标志交换法(Flag-Swap) ,其速度快,但因主存中的字块未经随时修改, 可能引起失效。 数据只写入主存, 同时将Cache中的相应块的有效位置0使之失效。需要时从主存调入, 方可使用。注:据统计,写操作在访存操作的平均概率为16%左右,因此,A法实用CPUCacheMMCPUCacheMM先后同时8/28/202

25、2283.Cache的基本结构与工作原理Cache由以下三大模块组成:(1)Cache存储体Cache存储体以块为单位与主存交换信息, 此时, Cache访存的优先级最高。(2)地址映像变换机构功能是把CPU发来的主存地址转换成Cache地址。由于主存和Cache的块大小相同, 块内地址是相对于块的起始地址的偏移量(即低位地址相同)。故地址变换主要是主存的块号(高位地址)与Cache块号之间的转换。地址映像是决定命中率的一个重要因素(3)替换机构当Cache中的可用空间已占满, 无法接受来自主存块的信息时, 由Cache内的替换机构按一定的替换算法来确定应从Cache内移出哪个块返回主存, 而

26、把新的主存块调入Cache。替换机构是根据替换算法设计的。8/28/202229常用算法 随机法: 思路是随机地选择被替换的块。优点是算法简单、易于硬件实现, 但因没考虑Cache块使用的“历史”信息, 反映不了程序访问的局部性原理, 故失效率较高。 先进先出法FIFO(First-In First-Out): 此法选择最早调入的块作为被替换的块, 其优点也是容易实现。它还是不能正确地反映程序访问的局部性原理。因为最先进入的块往往是经常要用到的块。 最近最少使用法LRU(Least Recently Used): 这种方法的原意是指选择近期最少被访问的块作为被替换的块，但因实现困难，目前实现使

27、用的LRU都只是选择最久没有访问过的块作为被替换的块。此法所依据的是局部性原理的一个推论：如最近刚用过的块很可能是马上要再用到的块, 则最久没用过的块就是最佳的被替换者。结论:LRU法和随机法分别因失效率低和实现简单而被广泛应用。8/28/2022304.地址映像地址映像(变换)是指把主存地址空间映像到Cache地址空间, 即把存放在主存中的程序按某种规则装入Cache中。地址映像的方法有以下三种: 主存地址 cache地址(1)全相联映像是让主存中任何一块均可映像装入到Cache的任何一块的位置上。该方式比较灵活, Cache的块冲突率最低, 空间利用率最高, 但成本高, 实现困难。(2)直

28、接映像是指主存中的每一个块只能被放置到Cache中唯一的一个指定位置 。此法简单、 成本低、地址变换速度快、易实现。但此法不够灵活,Cache中冲突概率最高、空间利用率最低。 转换8/28/202231(3)组相联映像(3)组相联映像将主存空间按Cache大小等分成区后, 再把Cache空间和主存空间中的每一区都等分成大小相同的组。让主存各区中某组的任何一块均可直接映像装入到Cache中对应组中的任何一块位置上, 即组间采用直接映像, 而组内采取全相联映像。因此，组相联映像实际上是全相联映像和直接映像的折衷方案。图4-12(c)中, 主存分成2区, 每区4组, 每组2块; Cache分为4组,

29、 每组2块。主存的第9块(位于第1区的第0组)可映像到第1组的Cache第0块或第1块。同区同组的第8号主存块也可映像到第0组的Cache第0块或第1块。结论:目前, 绝大多数计算机都采用直接映像、两路组相联(即每组有2块)或四路组相联。其中采用得最多的是直接映像方案。8/28/202232019141517CacheCache0167第0组第1组第2组第3组60150191415001016767141501第0组第1组第2组第3组第0组第1组第2组第3组第0区第1区主存Cache(a)全相联映像(b)直接映像(c)组相联映像图4-12 三种映像规则9主存主存特点:主存中的任一块可调入cac

30、he的任一块位置,两者的地址转换简化为块号的转换特点:主存中的每一个块只能被放置到Cache中唯一的一个指定位置特点:组间采用直接映像, 而组内采取全相联映像8/28/202233WINDOWS中的虚拟存储管理1.设置窗口Windows98:控制面板系统性能高级设置Windows2000:控制面板系统高级性能选项虚拟内存更改Windows XP:控制面板性能与维护系统高级性能选项的设置虚拟内存更改2.设置方法(1)由Windows管理:物理内存够用时,虚拟内存容量可为0, 不够用时, 虚拟内存最多可使用硬盘上全部可用空间。(2)用户自行设置:可指定虚拟内存的最大和最小值。3.建议:专业人员应选

31、择后者。8/28/202234WINDOWS中的虚拟存储管理4.设置技巧自行设置虚拟内在的关键是设置最大值和最小值,有人认为两者的值设置相同,可避免虚存在所在硬盘分区产生大量碎片,且设置为物理内存的1.5倍为佳。其实应视实际情况而定。可运行windows“系统工具”中“系统监视器”,查看“正在使用的交换文件”的峰值,将它(或稍大)作为虚存最小值, 最大值设置为与最小值相同或稍大即可,但不要把硬盘所有空间设置为最大值。若物理内存足够大,可考虑让系统优先使用物理内存,可用写字板等编辑程序打开system.ini文件,在386enh项的底部加入命令行“ conservative S”即可。若要删除虚

32、存，将其最大与最小值设为0即可。8/28/202235主存储器(简称主存)又叫内存储器或操作存储器, 用来存放计算机运行期间所需要的程序和数据。主存通过地址总线、数据总线、控制总线与CPU和外围设备连接在一起（如下图）。地址总线用于选择主存储器的一个存储单元, 其位数决定可访问的存储单元最大数目, 称为最大可寻址空间。数据总线用于在计算机各功能部件之间传送数据, 数据总线的位数(总线的宽度)与总线时钟频率的乘积, 正比于该总线所支持的最高吞吐(输入输出)能力。控制总线包括控制数据传送的读（read）、写(write)和主存储器ARDRCPUknready地址总线数据总线控制总线读 / 写注：A

33、R地址寄存器DR数据寄存器k地址总线的位数n数据总线的宽度主存储器与CPU及外围设备的连接关系连接其他外围设备4.2 主存储器4.2.1 概述表示存储器操作完成的准备就绪(ready)控制线。8/28/2022364.2.2主存记忆元件 目前,主存储器中广泛使用的记忆元件是电子的,其材料是半导体。1.RAM记忆元件随机存取存储器RAM的特点是能随机地存取存储器中的任何一个存储单元,且与存取的时间和该单元的物理位置无关。它要求记忆元件应具有以下特性：有两种稳定状态；在某外部信号的激励下,两种稳定状态能进行无限次相互转换；在某外部信号的激励下,能读出这两种稳定状态；能可靠地存储。 8/28/202

34、2371.RAM记忆元件(1)SRAM记忆元件SRAM记忆元件有双极性和金属-氧化物-半导体MOS(Metal Oxide Semiconductor,MOS)开关两种。MOS开关是一种由金属、氧化物和半导体组成的场效应管,其符号下图所示, 其中G为栅极, S为源极, D为漏极。当W(连接栅极)为高电位时, MOS管导通, R点(连接漏极D)与VCC(连接源极S)同电位。但因W上所加的电位信号是脉冲型的,脉冲去掉之后便处于不定状态。为能稳定地记忆W上曾加过高电压, 不能使用这样的单管MOS开关, 必须使用具有双稳态的触发器作为记忆元件。常用的是6管MOS记忆单元。 GWVccDSR8/28/2

35、02238(1)SRAM记忆元件SRAM六管记忆单元电路在六管记忆单元电路中, T1、T2组成双稳态触发器, T3、T4是负载管，T5、T6作为记忆单元的选中开关(读写控制门)。当记忆单元未被选中(字线W保持低电平)时,T5、T6管截止,触发器与位线隔离,保持原来的记忆状态不变。当字线加上高电平时,T5、T6管导通, 该记忆单元被选中, 可进行读/写操作。8/28/202239SRAM六管记忆单元电路写过程:W为高电位, 选中字线,T5、T6管导通, 使读写控制门打开。写“1”时,位线b上送高电平,使T2管导通, 位线b上送低电平,使T1管截止。因T1、T2的连接呈反向耦合连接,使状态稳定,不

36、会因写脉冲的的撤离而改变，只要VCC上有+5电压,就能始终保持这一状态。写“0”时,位线b上送低电平,使T2管截止,位线b上送高电平,使T1管导通。字线W高 T5,T6导通 读写控制门打开写“1”-位线b上为高 T2导通 B为低 B低 T1截止 A高=1写“0”-位线b上为低 T2截止 B为高 B高 T1导通 A低=0 T1T2T3T4T5T6位线b位线b字线WABBAVCC5V读过程:字线W高T5,T6导通若原存1,即A高 b 高“1”若原存0,即B高 b 高“0”8/28/202240DRAM记忆元件是靠MOS管栅极电容上的电荷保存信息,也称电荷存储型记忆元件。图4-16是单管动态MOS电

37、路,它只由一个MOS管和一个电容C组成。当字线W为高电平时,该存储单元被选中。执行写操作时,如写“1”,位线处于高电平,对电容C充电;如写“0”,位线为低电平,电容C上的电荷很快被释放掉。执行读操作时,如原存“1”,电容C充有电荷,在位线上产生电流,可视为读出“1”;如原存“0”,电容C无电荷,故位线上无电流,可视为读出“0”。(2)DRAM记忆元件字线WCC0T3T4T1T2字线WC1 C 2b位线图4-16 单管动态存储电路注意:当读操作结束时,C的电荷已泄放完毕,是破坏性读出,必须采取再生措施。位线b8/28/202241(2)DRAM记忆元件若将6管SRAM记忆单元电路中的两个负载管T

38、3、T4去掉，便形成了4管SRAM记忆单元电路,如图4-17所示。图中的T1、T2管不再构成双稳态触发器,而是靠栅极电容C1 、 C 2来存储信息。4管动态MOS电路的集成度较高,但它还是靠栅极电容C1 , C 2来存储信息的,因此,必须每隔一定时间向栅极电容补充一次电荷,此过程称为“刷新”。刷新周期一般为2ms。 字线WCC0T3T4T1T2字线Wb位线C1 C 2b位线图4-17 四管动态MOS电路8/28/202242(3)MRAM (Magnetic Random Access Memory)记忆元件 磁随机存取存储器MRAM是一种利用磁化特性进行数据存取的内存技术。从存储机理上来说,

39、它是用电子的自旋方向来代表二进制的“0”和“1”。 与DRAM相比, MRAM有以下优点： MRAM是一种非易失性的存储元件； 磁化过程非常短暂,存取速度快； 存储密度已达到目前DRAM的水平； 芯片材料以铁、铝为主,成本低。 人们预测:MRAM将是非常有前途的内存存储元件。 接地MRAM位用电子的自旋方向代表“1”和“0”图4-18 MRAM的一个存取单元的工作原理MRAM字线8/28/2022432. ROM(Read Only Memory, ROM)记忆元件SRAM和DRAM均为可读/写的随机存储器, 当断电时, 所存储的内容立即消失, 是易失性存储器。ROM是一种只能读出、不能写入的

40、非易失性存储器件。即使停电,它所存储的内容也不会丢失。(1)ROM: 通常指MROM(Mask ROM), 即掩膜式只读存储器。它由芯片制造商在制造时写入内容。其基本存储原理是以元件的有无来表示存储单元的信息(1或0) ,可用二极管或三极管作为元件, 其存储内容是不会改变的。 (2)可编程的只读存储器PROM(Programmable ROM)8/28/202244(2)可编程的只读存储器PROM从图4-19中可见, 328(位)的PROM由32个8发射极的双极型晶体管构成, 每个发射极上装有一根熔丝, 由5位地址译码产生32条字选择线, 分别与32个晶体管的栅极相连, 8个发射极通过熔丝构成

41、8条位选择线(W7 -W0)经读写控制电路反向后从D7 -D0输出。字地址译码读写控制读写控制132+EC32A0A1A2A3A4D7D0RCECRCECW7 W6 W5 W4 W3 W2 W1 W0图4-19 328位熔丝型PROM结构写入:在集电极,加高压将需写1的位线接地,大电流将熔丝烧断,将需要写0的位线悬空, 熔丝将保持完好,完成一次性写入。读出:EC上加+5V电压,由地址译码后被选的字线上有高电压, 相应的晶体管导通,有熔丝的位线为高电平, 经反相后输出为0;反之, 无熔丝的位置是空,经反相后输出为1。8/28/202245(3)可擦除可编程的只读存储器EPROM(Erasable

42、 PROM) EPROM是一种可用紫外线擦除, 允许用户多次写入信息的只读存储器, 目前广泛使用的EPROM是用浮动栅雪崩注入型MOS管构成, 叫FAMOS型EPROM。平时,浮动栅上不带电荷, 源极S与漏极D之间没有导电沟道, 处于关闭状态, 表示存储的是“1”信息; 当需要写 “0”时，需在源、漏极之间加上高电压（如+12V）和编程脉冲, 此时, 源、漏极间被瞬间击穿，在PN结处集聚大量电子，这些电子通过绝缘层注入到浮动栅上，使浮动栅带负电，浮动栅上的负电荷在氧化层下面感应出正电荷迫使管子导通，表示存储的是“0”信息。高压撤除后，因浮动栅被二氧化硅绝缘层所包围，浮动栅上的电子无处泄漏，P+

43、 N基片 P+S 浮空多晶硅栅 DEDT3T2EPROM位线字线(b)(a)图4-20 EPROM结构示意图管子仍保持导通状态，使存储的“0”信息保持不变。8/28/202246(3)可擦除可编程的只读存储器EPROM(Erasable PROM)写入方法: 先将原存储信息擦除。即用紫外线光对准芯片上的圆形石英窗口(相距3cm), 用一定波长的紫外线灯照射1025分钟(时间随芯片的容量和紫外线光照射强度定)。用紫外线擦除信息的EPROM, 也叫UVEPROM, UV是英语紫外线的简称。不足之处: 一是紫外线擦除信息需很长时间; 二是改写必需脱机进行; 三是采用全片擦除的方法, 即不能单独擦除或

44、重写个别存储单元。8/28/202247(4)电可擦可编程只读存储器E2PROM(Electrically Erasable PROM)E2PROM是电可擦只读存储器,允许用户多次写入信息与UVEPROM的最大区别是它的擦除和写入操作都在联机条件下进行, 可方便地对它进行字节擦除、页擦除和整体的擦除。“闪速存储器”(Flash Memory):是上世纪80年代问世的快速擦写型E2PROM，被称为“闪速存储器”,目前已代替微机上用来存放BIOS的EPROM芯片, Flash Memory已成为只读存储器中的佼佼者。 8/28/2022484.2.3 主存储器的组成1.存储体存储体存储器的核心,

45、程序和数据都放在存储体中。半导体存储器的扩展方式就是将存储芯片连接成存储器的方式。 要组成一个满足要求的存储体, 先要选择存储器芯片,再把它们连接起来。根据存储器要求的容量和选定的存储 芯片容量, 就可计算出总的芯片数,即 常用的扩展方式有位扩展法字 扩展法、字、位同时扩展法。存储体驱动电路地址译码器地址寄存器MAR时序控制电路读写电路数据寄存器MDR数据总线地址总线图4-21 主存储器的组成总容量 容量片总片数 8/28/202249(1)位扩展方式当主存的字数与单个存储芯片的字数相同而位数不同时, 可用位扩展的方式来组织多个存储芯片构成存储器。扩展芯片时, 字数不变, 位数增加。 CPU

46、A0A15D0D764k1 764k1 664k1 564k1 464k1 364k1 264k1 1 1164k1 0W/R CSA0A15用8片64K1位芯片扩展成64K8位的存储器连接的注意点：不同芯片的片选端CS端都应并接在一起,连接到CPU相应的控制线上。CPU数据线中的每一条数据线与各块芯片的数据线作一对一的连接。 8/28/202250(2)字扩展方式字扩展方式:指只增加存储器中的字数量, 而位的数量保持不变。连接时需注意以下几点： 将各芯片的地址线、数据线、读写控制线并联后, 再与系统总线的地址线、数据线、读写控制线相连接。 字扩展法的关键是各芯片地址范围的确定, 即片选信号C

47、S的连接, 片选信号用系统地址总线的高位地址经片选译码器译码得到。 WE为读写控制,WE为低电平时, 做写操作; 为高时进行读操作 A13 A0 WE D0D72-4译码器 CS16k8WE D0-D7 CS16k8WE D0-D7 CS16k8WE D0-D7 CS16k8WE D0-D7CPU A15 A14 A13A1用字扩展法构成64K8位的存储器系统数据总线的D0D7分别与存储器芯片的D0D7相连。 8/28/202251(3)字、位扩展法存储器芯片的字数和字长均不能满足主存储器要求的情况, 这时要采用字、位同时扩展的方法来构成主存储器。如, 为组成一个存储容量为MN的存储器,则共需

48、容量LK的存储芯片的数量是M / LN / K。 16K416K416K416K416K416K416K416K4译码器A15A14A13A0WED7D4D3D0CS0CS1CS3CS2图4-24 字位方向同时扩展连接举例左图表示用8片16 K4的SRAM芯片组成64 K8存储器的连接图。图中分成左右两组, 组间完成位向的扩展, 使字长从4位扩展到8位(D7D0), 而组内则完成的是字向的扩展。8/28/2022522.地址编码与译码功能: 把地址线送来的地址信号翻译成对应存储单元的选择信号。地址译码方式: 单译码和双译码两种。(1)单译码方式: 又称字选法, 所对应的存储器是字结构的。优点是

49、结构简单, 缺点是使用的外围电路多, 成本高。地址译码器0,0 ，0，0,731,031,7读写控制电路D0 D1 D2 D7 0 1 2 7位线A0A1A2A3A4读写片选图4-25 字结构、单译码方式的RAM在图4-25中,共有258256个记忆单元,排列成字长为8位的32个字。图中的5根地址线经地址译码器译码产生32根字线W0W32。某一字线被选中时,同一行中的各位b0b7都被选中，由读写电路对各位进行读出或写入操作。 32根8/28/202253(2)双译码方式:又称重合法, 适用二维编址方式。通常把K位地址线分成接近相等的两段, 分别供X地址和Y地址译译码器译码。X和Y方向的选择线在

50、存储体内的每个单元交叉,以选择相应的记忆单元。X地址译码器0,00,6363,063,63Y地址译码器6464矩阵X0X63A0A1A2A3A4A5 A6 A7 A8 A9 A10 A11位结构、双译码方式的RAMDoutDinY0Y63XYZ优点:大大减少了X、Y方向的译码的数目。存储容量越大, 这两种方式的差异越明显。 2.地址编码与译码译码方式占用地址位译码输出线数目驱动线数目单译码166553665536双译码 8 8256 256256 256两种译码方式比较表8/28/2022543.读/ 写操作与时序CPU与主存间的数据传送, 可采用同步方式或异步方式。在同步方式中, 数据传送在

51、固定的时间间隔内完成, 此时间间隔由时钟脉冲确定, 它构成存储器的一个读/写周期。异步方式中, 主存在完成读或写操作后, 回送一个“存储器操作完成” 信号给CPU, CPU接此信号后, 表示本次数据传送工作已完成。采用异步传送方式允许使用读写速度不同的存储器组成主存。地址CEWE地址数据输出CEWE写周期时间写恢复时间地址建立时间写脉冲宽度(a)(b)图4-27 读/ 写周期时序 读出前 读出后读周期时间周期性(1)写周期时序:见图(a),写周期是指对该芯片进行两次连续写操作的最小间隔时间。 (2)读周期时序:见图(b), WE一直维持高电平(即处于无效状态)。 数据输入8/28/202255

52、4.2.4 内存条内存条是因微型计算机的出现而出现的。它由印刷电路及板上的内存芯片、SPD(系列参数预置检测)芯片及少量电阻等辅助元件组成的。1.内存条的接口模式(1)SIMM(Single In-line Memory Module , 单列存储器模块)有30线(引线又称金手指)、72线和专用内存条三种。其中72线是主流产品。SIMM现已淘汰。(2)DIMM(Dual In-line Memory Module,双列存储器模块) DIMM内存条采用168根引线（SDRAM）或200线的双面内存条。 DDR184根金手指 DDR240根金手指 8/28/202256(3)SODIMM(Smal

53、l Outline DIMM,小型双列存储器模块）(4)RIMM(Rambus In-line Memory Module, Rambus双列存储器模块) SODIMM是一种小型的32位模块, 尺寸仅为72线SIMM模块的一半, 是笔记本电脑用的内存条标准模式。RIMM是一种单列存储器模块接口, 适合于新型的RDRAM内存条。目前有两种版本: 16位的常规版本, 采用184根引线, 必须两根配对使用。另一种是32位版本, 它必须在设计有32位的RIMM插槽上用, 采用232根引线232P, 只要插一根就能工作。8/28/2022572.内存工作模式(1)同步RAM（Synchronous DR

54、AM，SDRAM）SDRAM是一种与主存总线同步运行的DRAM。SDRAM在同步脉冲的控制下工作, 取消了主存等待时间, 加快了系统速度。SDRAM普遍采用168线的DIMM封装, 使用3.3伏电压。(2)双倍数据传输率的同步RAM(Double Data Rate DRAM, DDR RAM）DDR是SDRAM的升级版本, 与SDRAM的主要区别是:DDR 在时钟脉冲的上升沿和下降沿都能读出数据, 即不需提高时钟频率就能加倍提高SDRAM的速度。标准SDRAM有168根引线(有两个非对称的小缺口), 而DDR 有184根引线(只有一个缺口)。DDR目前的标准为PC-266(133MHz2),

55、 带宽为2.1GB/S, 可工作在2.5伏下。8/28/2022582.内存工作模式(3)DDR DRAMDDR RAM是在DDR SDRAM的基础上进一步改进的内存技术。主要改进技术体现在： 采用先进的0.09m制版技术(并将改用更先进的0.065m制版技术), 并把工作电压由2.5伏降到1.8伏 采用先进的4位预读取架构。此技术能在每个时钟周期进行2次数据传输, 每次传输都采用双倍传输率的DDR技术, 即每个时钟周期可传输4次数据。如DDR 533的核心频率为133 MHz, 时钟频率为266 MHz, 而数据传输率高达533 MHz。 DDRDDR8/28/202259(4)RDRAM(

56、Rambus DRAM）(4)RDRAM(Rambus DRAM）Rambus 技术是Rambus 公司开发的, 运用这种Rambus 技术的内存就称之为Rambus DRAM, 简称RDRAM。RDRAM与上述内存的最大区别是, RDRAM是属于一种特殊的串行模式, 必须形成回路（即插槽必须插满）才能完成数据的传输。232PIN8/28/202260小知识:内存不足的原因1剪贴板占用了太多的内存。2打开的程序太多。3自动运行的程序太多。4如果没有设置让Windows管理虚拟内存或者禁用虚拟内存，那么计算机可能无法正常工作，也可能收到“内存不足”的消息，5回收站占有大量空间。6临时文件(.tm

57、p)太多。7程序文件被毁坏。8系统感染电脑病毒。8/28/2022614.2.4 并行存储结构并行主存储器, 是指在一个主存周期内可并行读取多个数据字的主存储器。1.单体多字寻址方式:当并行存储器共用一套地址寄存器和译码器时就称为单体方式。多个并行存储器与同一地址寄存器连接, 故同时被一个单元地址驱动, 一次读出的是沿N个存储器顺序排列的N个字, 故也叫单体多字方式。 主存控制部件W位W位W位W位W位M0M1M2M3地址译码MAR地址图4-30 单体4字寻址方式单字长寄存器数据寄存器存储体地址寄存器单体多字寻址方式在存取速度上有明显优势, 但当处理的数据据不是连续存放在主存中, 或在程序中经常

58、使用转移指令, 单体多字寻址方式效果就不显著了。 公用一套CPU8/28/2022622.多体存储器的寻址方式计算机系统中的大容量主存往往是由多个存储体组成,每个存储体都有自己的读写线路、地址和数据寄存器，能以同等的方式与CPU交换信息, 每个存储体容量相等,它们独立编址但又能同时工作。图中MAR为存储模块地址寄存器, MDR为存储模块数据寄存器, 图中左侧主存地址寄存器的高位表示模块号, 低位表示块内地址。这种结构的寻址方式有利于并行处理,能实现多个分体的并行操作, 因各分体工作独立, 因此, 只要进行合理调度就能实现并行处理, 多个存储体可进行不同的操作。模块号块内地址MARMn-1MDR

59、MARMDRMARMiM0MDR数据总线主存地址寄存器图4-31 多体存储器原理图 模块0 模块1 模块2 模块3000000 010000 100000 110000000001 010001 100001 110001 001111 011111 101111 1111118/28/2022633.多体交叉寻址方式多体交叉寻址方式与多体存储器寻址方式不同, 多体存储器是以高位地址作为模块号, 低位地址作为体内地址, 每个模块体内地址是连续的;多体交叉寻址方式是以低位地址作为模块号, 高位地址作为体内地址, 各模块间地址编号采用交叉方式。多体地址交叉排列的目的是为便于各模块同时工作。对多体交

60、叉存储器,因每个模块都有各自的地址寄存器,可指 示不连续的地址, 因此可在一个存取周期内同时读出这4条指令。显然多体交叉存储器的存取速度比单体快。 块内地址模块号译码器MARM0MDRMARMARMARM1M2M3MDRMDRMDR图4-32 四体交叉原理图数据总线 模块0 模块1 模块2 模块3000000 000001 000010 000011000100 000101 000110 000111 111100 111101 111110 1111118/28/2022643.多体交叉寻址方式n体交叉寻址方式的规则如下： （1）地址连续的两个单元分布在相邻的两个模块中，地址按模块号顺序编