内容数电第六章

1、Chapter 6 Sequential Logic Design PrinciplesDigital Design Pinciples and PracticesDigital Design Pinciples and PracticesLogic circuits are classified into two types（逻辑电路分为两大类） Combinational Logic Circuit（组合逻辑电路） A combinational logic circuit is one whose outputs depend only on its current inputs. No

2、 feedback and memory circuit. Sequential Logic Circuit（时序逻辑电路） The outputs of a sequential logic circuit depend not only on the current inputs, but also on the past sequence of inputs, possibly arbitrarily far back in time. Have feedback and memory circuit. Basic Concepts 电路状态转换的时间和节奏可以靠时钟（Clock）来控制

3、。 Clock Signal时间性、顺序性、步调一致性是时序电路的重要特征。 How to realize Why do we come here together from all directions? Basic Concepts How to generate a Clock Signal LC Oscillator Crystal Oscillator Basic Concepts 时间性、顺序性、步调一致性是时序电路的一个重要特征。 电路状态转换的时间和节奏靠时钟（Clock）来控制。 Clock SignalA Clock Signal is Active High if sta

4、te changes occur at the clock Rising Edge or when the clock is High, and Active Low in the complementary case.(时钟信号高电平有效是指在时钟信号的上升沿或时钟的高电平期间发生变化。时钟信号低电平有效则相反) Basic Concepts 时间性、顺序性、步调一致性是时序电路的一个重要特征。 电路状态转换的时间和节奏靠时钟（Clock）来控制。 Clock SignalClock Period: The Time between Successive transitions in the

5、 same direction. （时钟周期：两次连续同向转换之间的时间。）Clock Frequency: The Reciprocal of the Clock Period（时钟频率：时钟周期的倒数。） Clock Tick: The First Edge of Pulse in a clock period or sometimes the period itself.（时钟触发沿：时钟周期内的第一个脉冲边沿，或时钟本身。）Duty Cycle: The Percentage of time that the clock signal is at its asserted level.

6、 （占空比：时钟信号有效时间与时钟周期的百分比。） Basic Concepts Basic Concepts X YCI COSX YCI COSX YCI COSC0S0S1SnX0 Y0X1 Y1Xn Yn串行加法器 C1C2思考：能否只用一片1位全加器进行串行加法？C1S0X0 Y0C0X YCI COSC2S1X1 Y1C1反馈 利用反馈和时钟控制 C3S2X2 Y2C2X YCI COSCi+1 Si Xi Yi Ci 时钟控制节奏 需要具有记忆（存储）功能的逻辑单元，能够暂存运算结果。 时钟好办，那如何实现存储呢 暂存 X YCI COSX YCI COSX YCI COSC0S

7、0S1SnX0 Y0X1 Y1Xn Yn串行加法器 C1C2利用反馈和时钟控制 所谓存储，即输入改变，而输出可以保持不变。 Q Q_L 1 1 0 0 Q Q_L It has Two Stable State: Q = 1 ( HIGH ) and Q = 0 ( LOW ) 电路有两种稳定状态：Q = 1 ( 高态 ) 和 Q = 0 ( 低态 ) 0 0 1 1 Bistable Elements Stable StateStable StateQ Q_L 1 1 0 0 Q Q_L 0 0 1 1 Bistable Elements When power is first applie

8、d to the circuit, it randomly comes up in one state or the other and stays there forever. ( 只要一接电源，电路就随机进入两种状态中的一种，并永久保持这一状态。) 双稳电路（Bistable Circuit）实现了基本存储功能。 Stable StateStable StateQ Q_L Bistable Elements When power is first applied to the circuit, it randomly comes up in one state or the other a

9、nd stays there forever. ( 只要一接电源，电路就随机进入两种状态中的一种，并永久保持这一状态。) Q Q_L Feedback 存储功能是通过反馈实现的 双稳电路（Bistable Circuit）实现了基本存储功能。 Vin1 Vout1 Vin2 Vout2 Vout2 Vin2 = Vin2 = Vout2 稳态(Stable) 亚稳态(Metastable) Q Q_L Vin1 Vout1 Vin2 Vout2 Bistable Elements 横、纵轴交换 重合 Random noise will tend to drive a circuit that

10、is operating at the Metastable point toward one of the Stable operating points. (随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点上去) 亚稳态并非真正稳定 Metastable Behavior （亚稳态特性）Bistable Elements 所有的时序电路对亚稳态都是敏感的 稳态 稳态 亚稳态 Q Q_L 0.5Vcc0.5Vcc0.5Vcc0.5VccLatches and Flip-Flops如何人为地控制双稳态之间的转换 The basic building blocks of most Seq

11、uential Circuits. (此乃大多数时序电路的基本构件)Q QN RS（1）S = R = 0 电路维持原态 0 0 Q QN 或非门 非门 Qn+1 = Qn QNn+1 = QNn 新态 原态 进入锁存状态 S-R Latch Latches（2）S = 0, R = 1 执行清0：Qn+1=0 QNn+1=1 清0后，若S, R无效（=0） 锁存器可锁定0态 Reset S-R Latch Q QN RS100 1 1 0XX X 表示任意值（0或1） Latches（3）S = 1, R = 0 执行置1：Qn+1=1 QNn+1=0 置1后，若S, R无效（=0） 锁存器

12、可锁定1态 Set S-R Latch Q QN RS011 0 0 1XX X 表示任意值（0或1） Latches（4）S = 1, R = 1 Qn+1=0 QNn+1=0 S-R Latch Q QN RS000 0 1 1XX当S,R 同时无效(=0)时 可能进入振荡或亚稳态！ 对噪声敏感，状态不确定！ Q QN 00 禁止！ 1100110000Latches不可靠, 须禁止 Q和QN不可能同时为1S QR QNLogic Symbol S QR QQQNRSResetSet(清0) (置1) 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R0

13、100110*0*QnQn+1状态转移真值表 0 00 11 01 1S R维持原态 0 11 0 0* 0*Q QN Function Table Why? S-R Latch 不可靠, 须禁止 状态图 (State Diagram) 000111dd01 00 01 11 10QnSRQn+1Qn+1 = S + RQnSR = 0特征方程 (Characteristic Equation) 约束条件 01S=1,R=0S=0,R=1S=XR=0S=0R=X S-R Latch 不可靠, 须禁止 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R0100

14、110*0*QnQn+1状态转移真值表 禁止的输入可认为永不出现，因此可任意假设其输出，即任意项/无关项。 开始振荡.S,R同时为1 tpw(min)0 00 11 01 1S R 维持原态 0 11 0 0* 0*Q QNSRQtpLH(SQ)tpHL(RQ)SRQQN S-R Latch 开始振荡.最小脉冲宽度传播延迟 即 保持时间动作特点 输入信号在有效电平期间内，都能直接改变锁存器的状态（直接置位或复位触发器）输入端需遵守约束条件：S R = 0 抗干扰能力低当S和R都有效(=1)，然后同时无效(=0)时S或R端输入信号脉冲宽度过小时锁存器进入振荡或亚稳态 S-R Latch Latc

15、hesDraw the Output Waveform of the S-R Latch. ExerciseSRQQN S-R Latch Latches S-R Latch S_L = R_L = 1Last Q, LAST QNS_L = 1, R_L = 0Q = 0, QN = 1S_L = 0, R_L = 1Q = 1, QN = 0S_L = R_L = 0Q=QN=1, 容易产生振荡 S QR QLogic SymbolQ和QN不可能同时为01 11 00 10 0S_L R_L LAST Q LAST QN 0 1 1 0 1* 1* Q QNFunction Table 清

16、 0 置 1 不可靠 与非门更快 Latches约束条件： S_L + R_L = 1 当S_L和R_L都有效(=0)，然后同时无效(=1)时， 将进入振荡或亚稳态。 Qn+1 = S_L + R_LQnS_L+R_L = 1约束条件 填真值表，画卡诺图化简，可得到： 1 11 00 10 0S_L R_L LAST Q LAST QN 0 1 1 0 1* 1* Q QNFunction Table 清 0 置 1 不可靠 特征方程 (Characteristic Equation) S-R Latch Latches0 X X1 0 01 0 11 1 01 1 1C S R 维持原态 维

17、持原态 0 11 0 1* 1*Q QNFunction Table(1) C = 0时：维持原态 (2) C = 1时：与S-R锁存器相似 注意：当S=R=1时，若C由10时， 将进入不定状态 。S-R Latch约束条件：S R = 0 S-R Latch with Enable LatchesSCRQQ Logic Symbol S-R Latch S-R Latch with Enable Qn+1 = CS + (R+C)QnSR = 0 约束条件 填真值表，画卡诺图化简可得： Qn+1 = S + RQn (当C=1) 特征方程 (Characteristic Equation)

18、Latches0 X X1 0 01 0 11 1 01 1 1C S R 维持原态 维持原态 0 11 0 1* 1*Q QNFunction Table动作特点：输入信号在时钟（使能端）有效期间，都能直接改变触发器的状态。 QSRC S-R Latch with Enable 动作特点 LatchesD = 1时，Q = 1C = 0，Date input ENABLECLK、G输出状态保持不变 输出随输入状态而改变 C = 1，D = 0时，Q = 0Q = D透明锁存器 C D Q QN 1 0 0 1 1 1 1 0 0 X 保 持 Function Table D QC QLogi

19、c Symbol S-R Latch with EnableC Q QN S R D D Latch Latches01D=1 D=0 D=1 D=0 0 1 D 0 1 Qn+1 状态转移真值表 C = 1 状态图 (State Diagram) Qn+1 = CD + CQn Qn+1 = D (当C=1) D Latch 填真值表，画卡诺图化简可得： Latches C D Q QN 1 0 0 1 1 1 1 0 0 X 保 持 Function Table QDC tpLH(CQ)tpHL(DQ)tpLH(DQ) tpHL(CQ)在C的下降沿附近有一个时间窗 这段时间内D输入一定不能变化 tholdHold Time (保持时间) D锁存器的时序图 D Latch tsetupSetup Time (建立时间) tp: 传播延迟